JPH0348518A - パワーオンリセット回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は高電位側電源と低電位側電源との電位差が特定
の電位になったときにパワーオンリセット信号を発生又
は解除するパワーオンリセット回路に関する。

［従来の技術］ 第６図は従来のパワーオンリセット回路を示す回路図で
ある。

従来、この種のパワーオンリセット回路は単にコンバレ
ー夕回路３のみにより構成されている。

コンパレータ回路３の第１のリファレンス端子１及び第
２のリファレンス端子２には電源電圧の変化に伴って、
異なる割合で電圧が変化するリファレンス電圧Ｒ１及び
Ｒ２が印加される。パワーオンリセット回路は、このリ
ファレンス電圧Ｒ１及びＲ２を比較して、両電圧Ｒｌ，
Ｒ２が交差する電源電圧を基準にしてリセット信号を発
生又は解除する。このリセット信号は出力端子８を介し
て外部のロジック回路等に出力される。

［発明が解決しようとする課題］ しかしながら、従来のコンバレー夕回路からなるパワー
オンリセット回路は、このコンパレータ回路の正常動作
下限電位がインバータ等の通常のロジック回路に比して
高いため、電源電位差が小さいときに出力信号が不安定
になってしまうという問題点がある。

本発明はかかる問題点に鑑みてなされたものであって、
コンパレータ回路の正常動作下限電位以下の低電圧にお
いても安定した動作が可能なパワーオンリセット回路を
提供することを目的とする。

［課題を解決するための手段］ 本発明に係るパワーオンリセット回路は、高電位側電源
と低電位側電源との間の電源電位差に応じて異なる割合
で変化する２種類の基準電圧を比較し、リセット信号を
出力するコンパレータ回路と、このコンパレータ回路の
出力を保持するラッチ回路とを有し、前記ラッチ回路は
、高電位側電源と低電位側電源との間に少なくとも２つ
のＰチャネルトランジスタ及び少なくとも２つのＮチャ
ネルトランジスタが直列に接続されて構成されたインバ
ータからなる入力部と、１対のＰチャネルトランジスタ
及びＮチャネルトランジスタからなるインバータが縦続
接続されて構成されたデータラッチ部とを有するもので
あることを特徴とする。

［作用コ 本発明においては、ラッチ回路の入力部に少なくとも２
つのＰチャネルトランジスタと少なくとも２つのＮチャ
ネルトランジスタとを直列に接続したインパータが設け
られている。コンバレー夕回路は、通常、電源間に３つ
のトランジスタを直列接続して構成されているから、少
なくとも４つトランジスタにより構成された上記インバ
ータの正常動作下限電位は、コンパレータ回路に比して
少なくともトランジスタ１つ分のしきい値だけ高い。コ
ンバレー夕回路からのリセット信号はこの入力部を介し
てデータラッチ部に入力され、このデータラッチ部で保
持される。このデータラッチ部は、１対のトランジスタ
からなるインバータが組み合わされて構成されている。

このため、このデータラッチ部の正常動作下限電位はコ
ンパレータ回路に比して低くなっている。これにより、
基準電源間の電位差が低下した場合は、コンパレータ回
路の出力信号がデータラッチ部に保持され、更に電位差
が低下するとラッチ回路の入力部のインバータが動作し
なくなり、コンパレータ回路とデータラッチ部が分離さ
れる。この場合、パワーオンリセット回路の出力として
、データラッチ部に保持された信号が出力され続ける。

例えば、電源が所定の電圧まで低下すると、コンパレー
タ回路がリセット信号を発生する。このリセット信号は
データラッチ部に保持されると共に、パワーオンリセッ
ト回路の出力に接続されている外部の回路に向けて出力
される。電源電圧が更に低下すると、ラッチ回路の入力
部のインバータの動作が不安定状態になるが、データラ
ッチ部にはリセット信号が保持されているため、このパ
ワーオンリセット回路の出力は安定している。更に電源
電圧が低下するとコンパレータ回路の動作も不安定にな
るが、データラッチ部はリセット信号を保持し続けてい
るため、パワーオンリセット回路としての動作は安定し
ている。

このように、本発明においては、データラッチ部の動作
が不安定となる電源電圧まで安定した動作を持続するこ
とができる。これにより、低電圧でのリセット信号の誤
動作を防止することができる。

［実施例コ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図は本発明の第１の実施例に係るパワーオンリセッ
ト回路を示す回路図、第２図は同じくそのブロック図で
ある。本実施例のパワーオンリセット回路は、第２図に
示すように、第１のリファレンス端子１に印加される電
圧と第２のリファレンス端子２に印加される電圧とを比
較するコンパレータ回路３と、このコンパレータ回路３
の出力を保持するラッチ回路５とにより構成されている
。

コンバレー夕回路３は次のように構成されている。即ち
、第１のリファレンス端子１及び第２のリファレンス端
子２は夫々Ｎチャネルトランジスタ３２及び３１のゲー
トに接続されている。このトランジスタ３２のドレイン
と高電位側電源端子１０との間にはＰチャネルトランジ
スタ２２が介挿されている。これと同様に、トランジス
タ３１のドレインと高電位側電源端子１０との間にはＰ
チャネルトランジスタ２１が介挿されている。このトラ
ンジスタ２２及び２１のゲートはトランジスタ３１のド
レインに接続されている。トランジスタ３２及び３１の
ソースと低電位側電源端子ｔｌとの間にはＮチャネルト
ランジスタ３３が介ｉｌされており、このトランジスタ
３３のゲートはバイアス入力端子４と接続されている。

また、高電位側電源端子１０と低電位側電源端子１１と
の間にはＰチャネルトランジスタ２３及びＮチャネルト
ランジスタ３４が直列に接続されている。そして、この
トランジスタ２３のゲートはトランジスタ３２とトラン
ジスタ２２との接続部に接続されている。更に、トラン
ジスタ３４のゲートはバイアス入力端子４に接続されて
いる。

一方、ラッチ回路５は入力部１２とデータラッチ部１３
とにより構成されている。

コンパレータ回路３の出力部、即ちトランジスタ２３と
トランジスタ３４との接続部はＰチャネルトランジスタ
２５及びＮチャネルトランジスタ３６のゲートに接続さ
れている。これらトランジスタ２５及びトランジスタ３
６の各ドレインは相互に接続されている。このトランジ
ス２５のソースと高電位側電源端子１０との間にはＰチ
ャネルトランジスタ２４が介挿されており、このトラン
ジスタ２４のゲートはトランジスタ２５とトランジスタ
２４の接続部に接続されている。一方、トランジスタ３
６と低電位側電源端子１１との間にはＮチャネルトラン
ジスタ３５が介挿されており、このトランジスタ３５の
ゲートはバイアス入力端子４に接続されている。これら
２つのＰチャネルトランジスタ２４．２５及び２つのＮ
チャネルトランジスタ３５．３６により入力部１２が構
成されている。

データラッチ部１３はＰチャネルトランジスタ２６とＮ
チャネルトランジスタ３７とが相補対接続されて構成さ
れたインバータと、Ｐチャネルトランジスタ２７とＮチ
ャネノレトランジスタ３８とが相補対接続されて構成さ
れたインバータとにより構成されている。入力部１２の
出力部、即ち、トランジスタ２５のドレインとトランジ
スタ３６のドレインとの接続部はトランジスタ２６及び
３７の各ゲートに接続されている。そして、このトラン
ジスタ２６のドレインとトランジスタ３７のドレインと
の接続部はトランジスタ２７及び３８の各ゲートと接続
されていると共に、出力端子６にも接続されている。ま
たトランジスタ２７のドレインとトランジスタ３８のド
レインとの接続部は前記入力部１２の出力部と接続され
ている。

第３図は横軸に電源電圧Ｖ。Ｄをとり、縦軸にリファレ
ンス電圧をとって、電源電圧ｖＤＤとリファレンス電圧
Ｒ１及びＲ２との関係を示すグラフ図である。第ｌのレ
ファレンス端子１及び第２のリファレンス端子２には電
源電圧の変化に伴って変化するリファレンス電圧Ｒ１及
びＲ２が印加されるが、この２つの端子に印加される電
圧が一致する電圧（Ｖエ）になるとパワーオンリセット
回路はリセット信号を発生又は解除する。即ち、リフ１
レンス電圧Ｒｌ，Ｒ２が電圧Ｖｘよりも小さいときは、
Ｒｌ＜Ｒ２であるため、コンパレータ回路３の出力が“
Ｌ”レベルとなり、リセット信号を発生する。また、リ
ファレンス電圧Ｒｌ．Ｒ２が電圧Ｖｘよりも大きいとき
には、Ｒｌ＞Ｒ２であるため、コンパレータ回路３の出
力が“Ｈ”レベルとなり、リセット信号は解除される。

本実施例においては、高電位側電源端子１０と低電位側
電源端子１１との間に接続されているＰチャネルトラン
ジスタの数がコンバレー夕回路３は１つであり、ラッチ
回路５の入力部１２では２つである。このため、入力部
１２の正常動作下限電圧（ＶＬ　）はコンバレー夕回路
３に比してＰチャネルトランジスタ１つ分だけ高くなる
。

第４図は本実施例に係るパワーオンリセット回路の動作
を示すグラフ図である。高電位側電源端子１０と低電位
側電源端子１１との間の電位差が大きい場合、本実施例
のパワーオンリセット回路はパワーオンリセット信号が
解除された状態になっている。電源端子ＩＯ及び１１の
電位差が所定の電圧（ＶＲ）以下となるとパワーオンリ
セット信号が出力される。また、電源端子１０及び１１
の電位差が前述の入力部１２の正常動作下限電圧（Ｖｔ
．　）とコンパレータ回路の正常動作下限電圧（Ｖ０）
との間の電位になると、ラッチ回路５の入力部１２の動
作は不安定になるが、データラッチ部１３にはリセット
信号が保持されているため、パワーオンリセット回路全
体としては安定した動作を維持している。更に、電源端
子１０及び１１の電位差が前記コンバレー夕回路の正常
動作下限電圧（ｖ０）とロジック回路の正常動作下限電
圧（ｖ０）との間の場合は、コンパレータ回路の動作も
不安定になるが、データラッチ部１３には依然リセット
信号が保持されているため、パワーオンリセット回路全
体としては安定した動作を維持している。

このように、本実施例に係るパワーオンリセット回路は
、低電圧領域において、外部のロジック回路の動作が不
安定になるロジック回路の正常動作下限電圧（Ｖ．）に
なるまで誤動作を回避することができる。

第５図は本発明の第２の実施例に係るパワーオンリセッ
ト回路を示す回路図である。

本実施例が第１の実施例と異なる点は入力部のＮチャネ
ルトランジスタ３５のゲートの接続が異なることにあり
、その他の構成は基本的には第１の実施例と同様である
ので、第５図において第１図と同一物には同一符号を付
してその詳しい説明は省略する。

本実施例においては、ラッチ回路の入力部を構成する４
つのトランジスタのうち低電位側電源端子ｌ１と接続さ
れたＮチャネルトランジスタ３５のゲートとドレインと
が短絡されている。このため、この入力部の正常動作電
位はバイアス端子４に印加される電圧とは無関係にコン
バレー夕回路の正常動作下限電位に比して確実に高くす
ることができる。これにより、第工の実施例と同様の効
果が得られるのに加え、パワーオンリセット回路の設計
が容易になるという効果も得られる。

なお、以上の各実施例ではラッチ回路の入力部に４つの
トランジスタを直列に接続したが、直列接続するトラン
ジスタの数をさらに増加しても同様の効果を得ることが
できる。

［発明の効果コ 以上説明したように本発明によれば、コンパレータ回路
の後段に少なくとも４つのトランジスタにより構成され
た入力部と２つのトランジスタからなるインバータが組
み合わされて構成されたデータラッチ部とを有するラッ
チ回路が設けられているから、基準電圧がコンバレー夕
回路正常動作下限電圧以下になってもラッチ回路に保持
されたリセット信号が安定して出力され続ける。このた
め、パワーオンリセット回路を通常のロジック回路の正
常動作下限電圧まで正常に動作させることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るパワーオンリセッ
ト回路を示す回路図、第２図は同じくそのブロック図、
第３図は電源電圧とリファレンス電圧との関係を示すグ
ラフ図、第４図は第ｌの実施例に係るパワーオンリセッ
ト回路の動作を示すグラフ図、第５図は本発明の第２の
実施例に係るパワーオンリセット回路を示す回路図、第
６図は従来のパワーオンリセット回路を示す回路図であ
る。 １；第１のリファレンス；ｔｊ子、２；第２のリファレ
ンス端子、３；コンバレー夕回路、４；バイアス人力端
子、５；ラッチ回路、６；出力端子、ｌＯ；高電位側電
源端子、ｌ１；低電位側電ｉＦ１　；，Ｉｊ子、ｌ２；
入力部、ｌ３；データラッチ部、２１乃至２７；Ｐチャ
ネルトランジスタ、３１乃至３８；Ｎチャネルトランジ
スタ

Claims (1)

【特許請求の範囲】
1. （１）高電位側電源と低電位側電源との間の電源電位差
   に応じて異なる割合で変化する２種類の基準電圧を比較
   し、リセット信号を出力するコンパレータ回路と、この
   コンパレータ回路の出力を保持するラッチ回路とを有し
   、前記ラッチ回路は、高電位側電源と低電位側電源との
   間に少なくとも２つのＰチャネルトランジスタ及び少な
   くとも２つのＮチャネルトランジスタが直列に接続され
   て構成されたインバータからなる入力部と、１対のＰチ
   ャネルトランジスタ及びＮチャネルトランジスタからな
   るインバータが縦続接続されて構成されたデータラッチ
   部とを有するものであることを特徴とするパワーオンリ
   セット回路。