JPH0348519A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
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- JPH0348519A JPH0348519A JP18400589A JP18400589A JPH0348519A JP H0348519 A JPH0348519 A JP H0348519A JP 18400589 A JP18400589 A JP 18400589A JP 18400589 A JP18400589 A JP 18400589A JP H0348519 A JPH0348519 A JP H0348519A
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- Japan
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- power supply
- voltage
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- channel transistor
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- 239000003990 capacitor Substances 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は相補型ＭＯＳ｝ランジスタにより構成されたパ
ワーオンリセット回路に関する。
ワーオンリセット回路に関する。
〔従来の技術コ
第２図は従来のバワーオンリセット回路を示す回路図で
ある。
ある。
従来のパワーオンリセット回路は、２種類の分圧特性を
持つ分圧回路１０と、この分圧回路１０の２つの出力を
比較するコンパレー夕回路２０とにより構成されている
。
持つ分圧回路１０と、この分圧回路１０の２つの出力を
比較するコンパレー夕回路２０とにより構成されている
。
分圧回路１０は、第ｌの分圧回路及び第２の分圧回路に
より構成されている。第１の分圧回路は電源３と接地４
との間に抵抗ＲＩＩＲ２及びダイオードＤ＝ − ０２
，Ｄ３が直列に接続されて構成されており、第２の分
圧回路は電源３と接地４との間に抵抗Ｒ３及びダイオー
ドＤ４，Ｄｒ５，Ｄ６が直列に接続されて構成されてい
る。そして、この第１の分圧回路の抵抗Ｒ．と抵抗Ｒ２
との接続部Ａと、第２の分圧回路の抵抗Ｒ３とダイオー
ドＤ４との接続部Ｂとがコンバレータ２０に接続されて
いる。
より構成されている。第１の分圧回路は電源３と接地４
との間に抵抗ＲＩＩＲ２及びダイオードＤ＝ − ０２
，Ｄ３が直列に接続されて構成されており、第２の分
圧回路は電源３と接地４との間に抵抗Ｒ３及びダイオー
ドＤ４，Ｄｒ５，Ｄ６が直列に接続されて構成されてい
る。そして、この第１の分圧回路の抵抗Ｒ．と抵抗Ｒ２
との接続部Ａと、第２の分圧回路の抵抗Ｒ３とダイオー
ドＤ４との接続部Ｂとがコンバレータ２０に接続されて
いる。
コンパレータ２０は次のように構成されている。
即ち、ＰチャネルトランジスタＱ．，Ｑ２のソースは電
源３に接続されており、この２つのトランジスタＱ＝，
Ｑ２のゲートはトランジスタＱ．のドレインに接続され
ている。これにより、カレントミラー回路が形成されて
いる。トランジスタＱｓのドレインにはＮチャネノレト
ランジスタＱ３のドレインが接続されており、このトラ
ンジスタＱ３のゲートが分圧回路１０の接続部Ａと接続
されている。また、トランジスタＱ２のドレインにはＮ
チャネルトランジスタＱ４のドレインが接続されており
、このトランジスタＱ４のゲートが分圧回路１０の接続
部Ｂに接続されている。これらトランジスタＱ３及びＱ
４のソースは相互に接続されており、この接続部と接地
４との間にはＮチャネルトランジスタＱ５が介挿されて
いる。このトランジスタＱＩ５のゲートはバイアス端子
１に接続されている。
源３に接続されており、この２つのトランジスタＱ＝，
Ｑ２のゲートはトランジスタＱ．のドレインに接続され
ている。これにより、カレントミラー回路が形成されて
いる。トランジスタＱｓのドレインにはＮチャネノレト
ランジスタＱ３のドレインが接続されており、このトラ
ンジスタＱ３のゲートが分圧回路１０の接続部Ａと接続
されている。また、トランジスタＱ２のドレインにはＮ
チャネルトランジスタＱ４のドレインが接続されており
、このトランジスタＱ４のゲートが分圧回路１０の接続
部Ｂに接続されている。これらトランジスタＱ３及びＱ
４のソースは相互に接続されており、この接続部と接地
４との間にはＮチャネルトランジスタＱ５が介挿されて
いる。このトランジスタＱＩ５のゲートはバイアス端子
１に接続されている。
トランジスタＱ２及びＱ４の接続部は出力段のＰチャネ
ルトランジスタＱ８のゲートに接続されている。このト
ランジスタＱ８のソースは電源３に接続されている。ま
た、このトランジスタＱ８のドレインはＮチャネルトラ
ンジスタＱ７のドレインに接続されていると共に、出力
端子２に接続されている。トランジスタＱ７はそのソー
スが接地４に接続されており、そのゲートがバイアス端
子１に接続されている。
ルトランジスタＱ８のゲートに接続されている。このト
ランジスタＱ８のソースは電源３に接続されている。ま
た、このトランジスタＱ８のドレインはＮチャネルトラ
ンジスタＱ７のドレインに接続されていると共に、出力
端子２に接続されている。トランジスタＱ７はそのソー
スが接地４に接続されており、そのゲートがバイアス端
子１に接続されている。
上述の如く構成されたバワーオンリセット回路において
は、電源３の電圧ｖＤＤが変化すると分圧回路の接続部
Ａ及びＢの電位が夫々所定の変化率で変化する。この変
化率は抵抗Ｒ１，Ｒ２，Ｒ３及びダイオードＤｉ ｌＤ
２ ｓ Ｄａ ＋ Ｄ４ｔ Ｄ５＋Ｄ６により決定され
る。この接続部Ａ及びＢの電位は電源電圧ｖＤＤが特定
の電圧になったときに一致する。また、電源電圧ＶＤＤ
が、接続部Ａ及びＢの電位が一致する特定の電圧よりも
小さいとき、接続部Ａの電位は接続部Ｂの電位に比して
高くなり、このバワーオンリセット回路の出力端子２は
“０レベル”になる。
は、電源３の電圧ｖＤＤが変化すると分圧回路の接続部
Ａ及びＢの電位が夫々所定の変化率で変化する。この変
化率は抵抗Ｒ１，Ｒ２，Ｒ３及びダイオードＤｉ ｌＤ
２ ｓ Ｄａ ＋ Ｄ４ｔ Ｄ５＋Ｄ６により決定され
る。この接続部Ａ及びＢの電位は電源電圧ｖＤＤが特定
の電圧になったときに一致する。また、電源電圧ＶＤＤ
が、接続部Ａ及びＢの電位が一致する特定の電圧よりも
小さいとき、接続部Ａの電位は接続部Ｂの電位に比して
高くなり、このバワーオンリセット回路の出力端子２は
“０レベル”になる。
［発明が解決しようとする課題］
しかしながら、上述した従来のバワーオンリセット回路
においては、電源３と接地４との間に３つのトランジス
タ（ＱＩ，Ｑ３，Ｑ５又はＱ２１Ｑ４，Ｑ５）が直列３
段に接続されているため、電源３の電圧ｖＤＤがこの３
つのトランジスタのスレッシ日ルド電圧を加えた電圧よ
りも低い場合はコンバレータ２０が正常に動作せず、バ
ワーオンリセット回路の出力が不安定になる。
においては、電源３と接地４との間に３つのトランジス
タ（ＱＩ，Ｑ３，Ｑ５又はＱ２１Ｑ４，Ｑ５）が直列３
段に接続されているため、電源３の電圧ｖＤＤがこの３
つのトランジスタのスレッシ日ルド電圧を加えた電圧よ
りも低い場合はコンバレータ２０が正常に動作せず、バ
ワーオンリセット回路の出力が不安定になる。
一方、このバワーオンリセット回路に接続される論理回
路においては、例えばインバータは１個のＰチャネルト
ランジスタと１個のＮチャネルトランジスタとにより直
列２段で構成されている。
路においては、例えばインバータは１個のＰチャネルト
ランジスタと１個のＮチャネルトランジスタとにより直
列２段で構成されている。
このように２個のトランジスタが直列に接続された論理
回路がその動作を停止する電圧は、バワーオンリセット
回路のコンパレータ２０に比して、トランジスタ１個の
スレッショルド電圧分（約ＩＶ）だけ低い。従って、電
源３の電圧ｖＤＤが下がっていく場合、一旦リセット信
号が出力されても内部論理回路が完全に動作を停止する
電圧まで下がる間にコンバレータ２０が正常に動作せず
にリセットが解除されてしまうことがある。
回路がその動作を停止する電圧は、バワーオンリセット
回路のコンパレータ２０に比して、トランジスタ１個の
スレッショルド電圧分（約ＩＶ）だけ低い。従って、電
源３の電圧ｖＤＤが下がっていく場合、一旦リセット信
号が出力されても内部論理回路が完全に動作を停止する
電圧まで下がる間にコンバレータ２０が正常に動作せず
にリセットが解除されてしまうことがある。
本発明はかかる問題点に鑑みてなされてものであって、
電源電圧がバワーオンリセット回路を構成するコンパレ
ータの最小動作電源電圧以下であっても、パワーオンリ
セット回路に接続された内部演算論理回路等が完全に動
作を停止する電源電圧に到達するまで前記コンパレータ
の出力を固定し、論理回路等をリセット状態に保持する
ことができるパワーオンリセット回路を提供することを
目的とする。
電源電圧がバワーオンリセット回路を構成するコンパレ
ータの最小動作電源電圧以下であっても、パワーオンリ
セット回路に接続された内部演算論理回路等が完全に動
作を停止する電源電圧に到達するまで前記コンパレータ
の出力を固定し、論理回路等をリセット状態に保持する
ことができるパワーオンリセット回路を提供することを
目的とする。
［課題を解決するための手段コ
本発明に係るパワーオンリセット回路は、電源電圧を分
圧すると共に、その分圧比が特定の電源電圧のときに一
致する異なる分圧特性を持つ２つの分圧回路と、Ｐチャ
ネルトランジスタ及びＮチャネルトランジスタにより構
成された出力段を有し前記２つの分圧回路で分圧された
電圧を比較するコンバレータと、前記Ｐチャネルトラン
ジスタのゲートと電源との間に接続された容量と、前記
コンパレータの出力と接地との間に接続されそのゲート
が前記Ｐチャネルトランジスタのゲートに接続されたＮ
チャネルトランジスタとを有することを特徴とする。
圧すると共に、その分圧比が特定の電源電圧のときに一
致する異なる分圧特性を持つ２つの分圧回路と、Ｐチャ
ネルトランジスタ及びＮチャネルトランジスタにより構
成された出力段を有し前記２つの分圧回路で分圧された
電圧を比較するコンバレータと、前記Ｐチャネルトラン
ジスタのゲートと電源との間に接続された容量と、前記
コンパレータの出力と接地との間に接続されそのゲート
が前記Ｐチャネルトランジスタのゲートに接続されたＮ
チャネルトランジスタとを有することを特徴とする。
［作用コ
本発明においては、コンパレー夕の出力段のＰチャネル
トランジスタのゲートと電源との間に容量が接続されて
いる。また、パワーオンリセット回路の出力端子と接地
との間にＮチャネルトランジスタが介挿されており、こ
のトランジスタのゲートは前記Ｐチャネルトランジスタ
のゲートに接続されている。従って、とのＮチャネルト
ランジスタのゲートは前記容量のー・方の電極にも接続
されている。
トランジスタのゲートと電源との間に容量が接続されて
いる。また、パワーオンリセット回路の出力端子と接地
との間にＮチャネルトランジスタが介挿されており、こ
のトランジスタのゲートは前記Ｐチャネルトランジスタ
のゲートに接続されている。従って、とのＮチャネルト
ランジスタのゲートは前記容量のー・方の電極にも接続
されている。
電源電圧が特定の電圧まで降下すると、パワーオンリセ
ット回路の出力端子にはリセット信号が出力されるが、
このとき前記容量には電荷が蓄積される。電源電圧が更
に降下してコンパレー夕の動作が不安定になった場合、
この容量に蓄積された電荷により前記Ｎチャネルトラン
ジスタはオン状態に保持されるため出力端子の電位は変
化することなく、リセット信号を維持できる。
ット回路の出力端子にはリセット信号が出力されるが、
このとき前記容量には電荷が蓄積される。電源電圧が更
に降下してコンパレー夕の動作が不安定になった場合、
この容量に蓄積された電荷により前記Ｎチャネルトラン
ジスタはオン状態に保持されるため出力端子の電位は変
化することなく、リセット信号を維持できる。
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の実施例を示す回路図である。
本実施例の回路が従来の回路と異なる点は、容量Ｃ及び
トランジスタＱ８が新たに設けられていることにあり、
その他の構成は基本的には従来のバワーオンリセット回
路と同様であるので、第１図において第２図と同一物に
は同一符号を付してその詳しい説明は省略する。
トランジスタＱ８が新たに設けられていることにあり、
その他の構成は基本的には従来のバワーオンリセット回
路と同様であるので、第１図において第２図と同一物に
は同一符号を付してその詳しい説明は省略する。
本実施例においては、電源３とコンバレータ２０の出力
段のトランジスタＱ８のゲートとの間に容量Ｃが接続さ
れている。また、出力端子２と接地４との間にはＮチャ
ネルトランジスタＱ８が介挿されており、このトランジ
スタＱ８のゲートは容量ＣとトランジスタＱｅのゲート
との接続部に接続されている。
段のトランジスタＱ８のゲートとの間に容量Ｃが接続さ
れている。また、出力端子２と接地４との間にはＮチャ
ネルトランジスタＱ８が介挿されており、このトランジ
スタＱ８のゲートは容量ＣとトランジスタＱｅのゲート
との接続部に接続されている。
本実施例のパワーオンリセット回路は、電源電圧ｖＤＤ
がコンパレータ２０の最小動作電圧以上のときは従来の
パワーオンリセット回路と同様、電源電圧ＶＤＤの低下
に伴って出力端子２に“Ｏレベル”を出力する。このと
き、容量Ｃには電荷が蓄積される。電源電圧ｖＤＤがコ
ンバレータ２０の最小動作電圧以下になると、コンパレ
ータ２０の動作が不安定になるが、コンバレータ２０の
出力段のＰチャネルトランジスタＱ８のゲートと電源３
との間に接続された容量Ｃに電荷が蓄積されているので
、トランジスタＱ６のゲート電位はｖＤＤに保持される
。このときＮチャネルトランジスタＱ８のゲートにも同
じ信号が入力されているため、トランジスタＱ８はオン
状態になる。従って、出力端子２は“Ｏレベル”を維持
する。
がコンパレータ２０の最小動作電圧以上のときは従来の
パワーオンリセット回路と同様、電源電圧ＶＤＤの低下
に伴って出力端子２に“Ｏレベル”を出力する。このと
き、容量Ｃには電荷が蓄積される。電源電圧ｖＤＤがコ
ンバレータ２０の最小動作電圧以下になると、コンパレ
ータ２０の動作が不安定になるが、コンバレータ２０の
出力段のＰチャネルトランジスタＱ８のゲートと電源３
との間に接続された容量Ｃに電荷が蓄積されているので
、トランジスタＱ６のゲート電位はｖＤＤに保持される
。このときＮチャネルトランジスタＱ８のゲートにも同
じ信号が入力されているため、トランジスタＱ８はオン
状態になる。従って、出力端子２は“Ｏレベル”を維持
する。
なお、容量Ｃの容量値は、コンバレータ２０の負荷があ
まり大きくならない程度の値、例えば１ｐＦ以下である
ことが好ましい。また、ＮチャネルトランジスタＱ８は
ＰチャネルトランジスタＱ８のスレッシａルド電圧近傍
でしか動作しないため、オン抵抗の値が数１０Ｏ ＫΩ
程度の駆動力が弱いトランジスタでよい。
まり大きくならない程度の値、例えば１ｐＦ以下である
ことが好ましい。また、ＮチャネルトランジスタＱ８は
ＰチャネルトランジスタＱ８のスレッシａルド電圧近傍
でしか動作しないため、オン抵抗の値が数１０Ｏ ＫΩ
程度の駆動力が弱いトランジスタでよい。
［発明の効果］
以上説明したように本発明によれば、コンパレータの出
力段のＰチャネルトランジスタのゲートと電源との間に
容量が接続されており、このＰチャネルトランジスタの
ゲート及び容量の接続部にそのゲートが接続されたＮチ
ャネルトランジスタが出力端子と接地との間に介挿され
ているから、電源電圧がコンパレー夕の動作が不安定に
なる電圧以下に降下しても容量に蓄積された電荷により
前記Ｎチャネルトランジスタはオン状態に保持される。
力段のＰチャネルトランジスタのゲートと電源との間に
容量が接続されており、このＰチャネルトランジスタの
ゲート及び容量の接続部にそのゲートが接続されたＮチ
ャネルトランジスタが出力端子と接地との間に介挿され
ているから、電源電圧がコンパレー夕の動作が不安定に
なる電圧以下に降下しても容量に蓄積された電荷により
前記Ｎチャネルトランジスタはオン状態に保持される。
このため、電源電圧が降下した場合の論理回路に対する
確実なリセットを保証することができる。
確実なリセットを保証することができる。
第１図は本発明の実施例を示す回路図、第２図は従来の
バワーオンリセット回路を示す回路図である。
バワーオンリセット回路を示す回路図である。
Claims (1)
- （１）電源電圧を分圧すると共に、その分圧比が特定の
電源電圧のときに一致する異なる分圧特性を持つ２つの
分圧回路と、Ｐチャネルトランジスタ及びＮチャネルト
ランジスタにより構成された出力段を有し前記２つの分
圧回路で分圧された電圧を比較するコンパレータと、前
記Ｐチャネルトランジスタのゲートと電源との間に接続
された容量と、前記コンパレータの出力と接地との間に
接続されそのゲートが前記Ｐチャネルトランジスタのゲ
ートに接続されたＮチャネルトランジスタとを有するこ
とを特徴とするパワーオンリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18400589A JP2689622B2 (ja) | 1989-07-17 | 1989-07-17 | パワーオンリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18400589A JP2689622B2 (ja) | 1989-07-17 | 1989-07-17 | パワーオンリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0348519A true JPH0348519A (ja) | 1991-03-01 |
| JP2689622B2 JP2689622B2 (ja) | 1997-12-10 |
Family
ID=16145658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18400589A Expired - Lifetime JP2689622B2 (ja) | 1989-07-17 | 1989-07-17 | パワーオンリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2689622B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100330677B1 (ko) * | 1998-07-17 | 2002-04-03 | 다니구찌 이찌로오, 기타오카 다카시 | 파워-온 리셋트 회로 및 반도체 장치 |
| US8928374B2 (en) | 2013-03-05 | 2015-01-06 | Renesas Electronics Corporation | Semiconductor device and wireless communication device |
-
1989
- 1989-07-17 JP JP18400589A patent/JP2689622B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100330677B1 (ko) * | 1998-07-17 | 2002-04-03 | 다니구찌 이찌로오, 기타오카 다카시 | 파워-온 리셋트 회로 및 반도체 장치 |
| US8928374B2 (en) | 2013-03-05 | 2015-01-06 | Renesas Electronics Corporation | Semiconductor device and wireless communication device |
| US9197205B2 (en) | 2013-03-05 | 2015-11-24 | Renesas Electronics Corporation | Semiconductor device and wireless communication device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2689622B2 (ja) | 1997-12-10 |
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