JPH01264415A - インターフェース回路 - Google Patents
インターフェース回路Info
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- JPH01264415A JPH01264415A JP63093118A JP9311888A JPH01264415A JP H01264415 A JPH01264415 A JP H01264415A JP 63093118 A JP63093118 A JP 63093118A JP 9311888 A JP9311888 A JP 9311888A JP H01264415 A JPH01264415 A JP H01264415A
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- dmos
- circuit
- voltage
- turned
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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- Mathematical Physics (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野〉
この発明はＣＭＯＳレベルの信号を高電圧レベルの信号
に変換するインターフェース回路に関する。
に変換するインターフェース回路に関する。
（従来の技術）
プラズマデイスプレィ等のフラットパネルデイスプレイ
装置は通常、１００■〜３００Ｖ程度の高電圧で駆動さ
れる。そこで、論理振幅が５■程度のＣＭＯＳレベルの
信号で上記フラットパネルデイスプレィ装置の表示制御
を行なうには、ＣＭＯＳレベルの信号を高電圧レベルの
信号に変換して出力するインターフェース回路が必要に
なる。
装置は通常、１００■〜３００Ｖ程度の高電圧で駆動さ
れる。そこで、論理振幅が５■程度のＣＭＯＳレベルの
信号で上記フラットパネルデイスプレィ装置の表示制御
を行なうには、ＣＭＯＳレベルの信号を高電圧レベルの
信号に変換して出力するインターフェース回路が必要に
なる。
第４図はこの種インターフェース回路の従来の構成を示
す回路図である。図おいて、４１〜４４はそれぞれ二重
拡散型のＮチャネルＭＯＳトランジスタ（以下、ＤＭＯ
８と称する）、４５は通常のエンハンスメント型のＰチ
ャネルＭＯＳトランジスタ、４６は同じく通常のエンハ
ンスメント型のＮチャネルＭＯＳトランジスタ、４７は
電流調整用の抵抗、４８及び４９はそれぞれＣＭＯＳイ
ンバータ、５０はレベルシフト回路を構成するＰＮＰ型
のマルチコレクタトランジスタ、５１はバイアス用のツ
ェナーダイオードである。また、第４図において、■。
す回路図である。図おいて、４１〜４４はそれぞれ二重
拡散型のＮチャネルＭＯＳトランジスタ（以下、ＤＭＯ
８と称する）、４５は通常のエンハンスメント型のＰチ
ャネルＭＯＳトランジスタ、４６は同じく通常のエンハ
ンスメント型のＮチャネルＭＯＳトランジスタ、４７は
電流調整用の抵抗、４８及び４９はそれぞれＣＭＯＳイ
ンバータ、５０はレベルシフト回路を構成するＰＮＰ型
のマルチコレクタトランジスタ、５１はバイアス用のツ
ェナーダイオードである。また、第４図において、■。
。
は例えば５Ｖにされた論理系の電源電圧であり、Ｖｃｃ
は例えば１００■〜３００ｖにされた高電圧系の電８！
電圧であり、ざらにＧＮＤは０■にされた論理系及び高
電圧系の基準電圧である。
は例えば１００■〜３００ｖにされた高電圧系の電８！
電圧であり、ざらにＧＮＤは０■にされた論理系及び高
電圧系の基準電圧である。
この回路において、２個のＤ Ｍ ＯＳ ４１と４２と
は電流ミラー回路を構成しており、この電流ミラー回路
の入出力間を接続制御するスイッチとしてトランジスタ
４５と４６が使用されている。また、上記電流ミラー回
路では抵抗４７の値によって入力電流ｌ ｒｅｆが設定
されている。
は電流ミラー回路を構成しており、この電流ミラー回路
の入出力間を接続制御するスイッチとしてトランジスタ
４５と４６が使用されている。また、上記電流ミラー回
路では抵抗４７の値によって入力電流ｌ ｒｅｆが設定
されている。
いま、入力信＠Ｉｎが“し”レベル（ＯＶ）のとき、２
個のＣＭＯＳインバータ４８．４９の出力は共に“Ｈ”
レベル（５■）になる。これにより、Ｄ Ｍ ＯＳ ４
４及びトランジスタ４６がオンする。トランジスタ４６
がオンすることにより、Ｄ Ｍ ＯＳ ４２のゲート電
位が０■になるので、このＤ Ｍ ＯＳ ４２はオフす
る。従って、トランジスタ５０もオフする。
個のＣＭＯＳインバータ４８．４９の出力は共に“Ｈ”
レベル（５■）になる。これにより、Ｄ Ｍ ＯＳ ４
４及びトランジスタ４６がオンする。トランジスタ４６
がオンすることにより、Ｄ Ｍ ＯＳ ４２のゲート電
位が０■になるので、このＤ Ｍ ＯＳ ４２はオフす
る。従って、トランジスタ５０もオフする。
このため、入力信号Ｉｎが“Ｌ″レベルときには、オン
しているＤ Ｍ ＯＳ ４４を介して出力信号Ｏｕｔが
“Ｌルベル、すなわちＯＶに設定される。
しているＤ Ｍ ＯＳ ４４を介して出力信号Ｏｕｔが
“Ｌルベル、すなわちＯＶに設定される。
他方、入力信号ｉｎがＨ”レベル（５Ｖ）のときは、２
個のＣＭＯＳインバータ４８．４９の出力が共に“Ｌ”
レベル（ＯＶ）になる。このとき、Ｄ Ｍ ＯＳ ４４
はオフし、トランジスタ４５がオンする。
個のＣＭＯＳインバータ４８．４９の出力が共に“Ｌ”
レベル（ＯＶ）になる。このとき、Ｄ Ｍ ＯＳ ４４
はオフし、トランジスタ４５がオンする。
このトランジスタ４５がオンすることにより、Ｄ Ｍ
ＯＳ ４２には′Ｒ電流 ｒｅｆが流れる。このとき、
トランジスタ５０がオンし、ツェナーダイオード５１に
所定の電流が流れる。このとき、ツェナーダイオード５
１のツェナー電圧ｖｚが、Ｄ Ｍ ＯＳ ４３がオンす
るようなゲート、ソース間電圧■。Ｓ以上に設定されて
いれば、Ｄ Ｍ ＯＳ ４３がオンする。従って、入力
信号Ｉｎが“８９７レベルのときには、オンになるＤ
Ｍ ＯＳ ４３を介して出力信号ＯＵｔが“Ｈ”レベル
、すなわち■。０に設定される。
ＯＳ ４２には′Ｒ電流 ｒｅｆが流れる。このとき、
トランジスタ５０がオンし、ツェナーダイオード５１に
所定の電流が流れる。このとき、ツェナーダイオード５
１のツェナー電圧ｖｚが、Ｄ Ｍ ＯＳ ４３がオンす
るようなゲート、ソース間電圧■。Ｓ以上に設定されて
いれば、Ｄ Ｍ ＯＳ ４３がオンする。従って、入力
信号Ｉｎが“８９７レベルのときには、オンになるＤ
Ｍ ＯＳ ４３を介して出力信号ＯＵｔが“Ｈ”レベル
、すなわち■。０に設定される。
このようして５Ｖの振幅の信号Ｉｎが１００Ｖ〜３００
Ｖの振幅を持つ信号Ｏｕｔにレベル変換される。
Ｖの振幅を持つ信号Ｏｕｔにレベル変換される。
ところで上記従来回路では、入力信号Ｉｎのレベルとは
無関係に抵抗４７には常に一定Ｉｔ流１ ｒｅｆが流れ
る。従って、従来回路では次式で与えられる電力Ｐが常
に消費される。
無関係に抵抗４７には常に一定Ｉｔ流１ ｒｅｆが流れ
る。従って、従来回路では次式で与えられる電力Ｐが常
に消費される。
ｐ −１ｒｅｆ ＸＶｏ ｏ ・・・１このような
インターフェース回路は通常ＩＣ化されており、上記１
式で与えられる消費電力は１個のｒＣでみれば特に問題
はない。しかし、フラットパネルデイスプレィ装置を駆
動する場合には多くのインターフェース回路が必要であ
り、ＩＣの出力ビツト数にもよるが通常、パネル１枚当
り２０〜３０個のＩＣを設ける必要がある。このような
インターフェース回路は高電圧を使用するために元々、
消費電力は大きく、それに加えて上記のような消費電力
が追加されればパネル全体の消費電力はさらに増大する
。
インターフェース回路は通常ＩＣ化されており、上記１
式で与えられる消費電力は１個のｒＣでみれば特に問題
はない。しかし、フラットパネルデイスプレィ装置を駆
動する場合には多くのインターフェース回路が必要であ
り、ＩＣの出力ビツト数にもよるが通常、パネル１枚当
り２０〜３０個のＩＣを設ける必要がある。このような
インターフェース回路は高電圧を使用するために元々、
消費電力は大きく、それに加えて上記のような消費電力
が追加されればパネル全体の消費電力はさらに増大する
。
（発明が解決しようとする課題）
このように従来の回路では入力信号のレベルにかかわり
なく、常に一定電流が流れるため、消費電力が増大する
という欠点がある。
なく、常に一定電流が流れるため、消費電力が増大する
という欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、消費電力の低減化を図ることができ
るインターフェース回路を提供することにある。
あり、その目的は、消費電力の低減化を図ることができ
るインターフェース回路を提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明のインターフェース回路は、低電位側の第１の
電源電圧と基準電圧との間にソース。
電源電圧と基準電圧との間にソース。
ドレイン間が直列に挿入され各ゲートに同一の入力信号
が印加される第１極性の第１のＭＯＳトランジスタ及び
第２極性の第２のＭＯＳトランジスタと、ゲートに所定
の１１１Ｍ電圧が印加されソースが上記第１、第２のＭ
ＯＳトランジスタの直列接続点に結合された第２極性の
第３のＭＯＳトランジスタと、高電位側の第２の電源電
圧と出力電圧を得る回路点との間にソース、ドレイン間
が挿入された第２橿性の第４のＭＯＳトランジスタと、
上記出力電圧を得る回路点と上記第４のＭＯＳトランジ
スタのゲートとの間に接続された定電圧素子と、上記第
４のＭＯＳトランジスタのゲートと基準電圧との間にソ
ース、ドレイン間が挿入され上記入力信号に応じて導通
制御される第２極性の第５のＭＯＳ トランジスタと、
エミッタ回路が上記第２の電源電圧に接続されコレクタ
回路が上記第３のＭＯＳ トランジスタのドレイン及び
上記定電圧素子の一端に接続されたレベルシフト用のバ
イポーラ回路とを具備したことを特徴とする。
が印加される第１極性の第１のＭＯＳトランジスタ及び
第２極性の第２のＭＯＳトランジスタと、ゲートに所定
の１１１Ｍ電圧が印加されソースが上記第１、第２のＭ
ＯＳトランジスタの直列接続点に結合された第２極性の
第３のＭＯＳトランジスタと、高電位側の第２の電源電
圧と出力電圧を得る回路点との間にソース、ドレイン間
が挿入された第２橿性の第４のＭＯＳトランジスタと、
上記出力電圧を得る回路点と上記第４のＭＯＳトランジ
スタのゲートとの間に接続された定電圧素子と、上記第
４のＭＯＳトランジスタのゲートと基準電圧との間にソ
ース、ドレイン間が挿入され上記入力信号に応じて導通
制御される第２極性の第５のＭＯＳ トランジスタと、
エミッタ回路が上記第２の電源電圧に接続されコレクタ
回路が上記第３のＭＯＳ トランジスタのドレイン及び
上記定電圧素子の一端に接続されたレベルシフト用のバ
イポーラ回路とを具備したことを特徴とする。
（作用）
入力信号に応じて第１のＭＯＳトランジスタもしくは第
２のＭＯＳトランジスタがオンし、第３のＭＯＳトラン
ジスタのソース電位が第１の電源電圧もしくは基準電圧
に設定される。ソース電位が基準電圧に設定されたとき
にのみ第３のＭＯＳトランジスタに電流が流れ、バイポ
ーラ回路のコレクタ回路から定電圧素子に電流が流れ、
定電圧素子に所定電圧が発生する。この電圧によって第
４のＭＯＳトランジスタのソース、ゲート。
２のＭＯＳトランジスタがオンし、第３のＭＯＳトラン
ジスタのソース電位が第１の電源電圧もしくは基準電圧
に設定される。ソース電位が基準電圧に設定されたとき
にのみ第３のＭＯＳトランジスタに電流が流れ、バイポ
ーラ回路のコレクタ回路から定電圧素子に電流が流れ、
定電圧素子に所定電圧が発生する。この電圧によって第
４のＭＯＳトランジスタのソース、ゲート。
ソース間がバイアスされ、第４のＭＯＳトランジスタが
オンする。
オンする。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明の第１の実施例による構成を示す回路
図である。
図である。
図において、１１は通常のエンハンスメント型のＰチャ
ネルＭＯＳトランジスタ、１２は同じく通常のエンハン
スメント型のＮチャネルＭＯ８ｔ−ランジスタ、１３な
いし１５はそれぞれ二重拡散型のＮチャネルＭＯＳトラ
ンジスタ（ＤＭＯ８）、１６は第１、第２のコレクタＣ
１，Ｃ２を有するマルチコレクタ型のＰＮＰトランジス
タ、１７はツェナーダイオード、１８はＣＭＯＳインバ
ータである。
ネルＭＯＳトランジスタ、１２は同じく通常のエンハン
スメント型のＮチャネルＭＯ８ｔ−ランジスタ、１３な
いし１５はそれぞれ二重拡散型のＮチャネルＭＯＳトラ
ンジスタ（ＤＭＯ８）、１６は第１、第２のコレクタＣ
１，Ｃ２を有するマルチコレクタ型のＰＮＰトランジス
タ、１７はツェナーダイオード、１８はＣＭＯＳインバ
ータである。
論理系の電源電圧ＶＤＤと回路点１９との間には上記ト
ランジスタ１１のソース、ドレイン間が接続されている
。また、上記回路点１９とＯＶの基準電圧ＧＮＤとの間
には、抵抗２０と上記トランジスタ１２のソース、ドレ
イン間が直列接続されている。
ランジスタ１１のソース、ドレイン間が接続されている
。また、上記回路点１９とＯＶの基準電圧ＧＮＤとの間
には、抵抗２０と上記トランジスタ１２のソース、ドレ
イン間が直列接続されている。
上記両トランジスタ１１．１２のゲートにはＣＭＯＳレ
ベルの入力信号［ｎが供給される。
ベルの入力信号［ｎが供給される。
上記Ｄ Ｍ ＯＳ １３のゲートは、サージ保護のため
の抵抗２１及びツェナーダイオード２２からなる保護回
路を介して上記電源電圧■。。に接続されており、その
ソースは上記回路点１９に接続されている。
の抵抗２１及びツェナーダイオード２２からなる保護回
路を介して上記電源電圧■。。に接続されており、その
ソースは上記回路点１９に接続されている。
また、このＤ Ｍ ＯＳ １３のドレインには上記ＰＮ
Ｐトランジスタ１６の第１のコレクタＣ１が接続されて
いる。このＰＮＰトランジスタ１６のエミッタは高電圧
系の電ｍ電圧■。。に接続されている。また、上記トラ
ンジスタ１６のベースと上記電源電圧■。。との間には
ベース電流放電用の抵抗２３が接続されている。
Ｐトランジスタ１６の第１のコレクタＣ１が接続されて
いる。このＰＮＰトランジスタ１６のエミッタは高電圧
系の電ｍ電圧■。。に接続されている。また、上記トラ
ンジスタ１６のベースと上記電源電圧■。。との間には
ベース電流放電用の抵抗２３が接続されている。
上記Ｄ Ｍ ＯＳ １４のソース、ドレイン間は、上記
電源電圧ＶＣＣと出力信号Ｑｕｔを得る回路点２４との
間に挿入されている。上記ツェナーダイオード１７はカ
ソードが上記Ｄ Ｍ ＯＳ １４のゲート側、アノード
が回路点２４側となるように両者間に接続されている。
電源電圧ＶＣＣと出力信号Ｑｕｔを得る回路点２４との
間に挿入されている。上記ツェナーダイオード１７はカ
ソードが上記Ｄ Ｍ ＯＳ １４のゲート側、アノード
が回路点２４側となるように両者間に接続されている。
上記Ｄ Ｍ ＯＳ １５のソース、ドレイン間は、上記
Ｄ Ｍ ＯＳ １４のゲートと基準電圧ＧＮＤとの間に
挿入されている。このＤ Ｍ ＯＳ １５のゲートには
、上記入力信号ｉｎがインバータ１８を介して供給され
る。
Ｄ Ｍ ＯＳ １４のゲートと基準電圧ＧＮＤとの間に
挿入されている。このＤ Ｍ ＯＳ １５のゲートには
、上記入力信号ｉｎがインバータ１８を介して供給され
る。
次に上記のような構成でなる回路の動作を説明する。ま
ず、入力信号Ｉｎが“Ｌ ＩＴレベル（ＯＶ）のときは
インバータ１８の出力が“Ｈ１ルベル（５Ｖ）になり、
Ｄ Ｍ ＯＳ １５がオンする。このとき、トランジス
タ１１がオン、トランジスタ１２がオフし、オンしてい
るトランジスタ１１を介してＤ Ｍ ＯＳ １３のソー
スとゲートが短絡される。このため、Ｄ Ｍ ＯＳ １
３のゲート、ソース間電圧■。ＳがほぼＯｖになり、こ
のＤ Ｍ ＯＳ １３がオフする。
ず、入力信号Ｉｎが“Ｌ ＩＴレベル（ＯＶ）のときは
インバータ１８の出力が“Ｈ１ルベル（５Ｖ）になり、
Ｄ Ｍ ＯＳ １５がオンする。このとき、トランジス
タ１１がオン、トランジスタ１２がオフし、オンしてい
るトランジスタ１１を介してＤ Ｍ ＯＳ １３のソー
スとゲートが短絡される。このため、Ｄ Ｍ ＯＳ １
３のゲート、ソース間電圧■。ＳがほぼＯｖになり、こ
のＤ Ｍ ＯＳ １３がオフする。
このとき、ＰＮＰトランジスタ１６にはベース電流が流
れないので、このトランジスタ１６がオフし、Ｄ Ｍ
ＯＳ １４もオフする。この結果、入力信号Ｉｎが”Ｌ
”レベルのときには、オンしているＤ Ｍ ＯＳ １５
を介して出力信号□ｕｔが“Ｌ”レベル、すなわちＯＶ
に設定される。
れないので、このトランジスタ１６がオフし、Ｄ Ｍ
ＯＳ １４もオフする。この結果、入力信号Ｉｎが”Ｌ
”レベルのときには、オンしているＤ Ｍ ＯＳ １５
を介して出力信号□ｕｔが“Ｌ”レベル、すなわちＯＶ
に設定される。
他方、入力信号１ｎが“Ｈ”レベル（５ｖ）のときは、
インバータ１８の出力が“Ｌ″レベル０■）になるので
、Ｄ Ｍ ＯＳ １５がオフする。このとき、トランジ
スタ１１がオフし、トランジスタ１２がオンし、Ｄ Ｍ
ＯＳ １３のソース電位がトランジスタ１２を介して
ほぼＯＶにされる。これにより、Ｄ Ｍ ＯＳ １３の
ゲート、ソース間電圧Ｖｃｉｓがほぼ５■になり、Ｄ
Ｍ ＯＳ １３がオンする。従って、このＤ Ｍ ＯＳ
１３には、ゲートに印加されている電圧Ｖｏ ｏ 、
ＤＭＯ８自体の閾値電圧ｖｔｈ及び抵抗２０の値Ｒに応
じて、次式で与えられるような電流■が流れる。
インバータ１８の出力が“Ｌ″レベル０■）になるので
、Ｄ Ｍ ＯＳ １５がオフする。このとき、トランジ
スタ１１がオフし、トランジスタ１２がオンし、Ｄ Ｍ
ＯＳ １３のソース電位がトランジスタ１２を介して
ほぼＯＶにされる。これにより、Ｄ Ｍ ＯＳ １３の
ゲート、ソース間電圧Ｖｃｉｓがほぼ５■になり、Ｄ
Ｍ ＯＳ １３がオンする。従って、このＤ Ｍ ＯＳ
１３には、ゲートに印加されている電圧Ｖｏ ｏ 、
ＤＭＯ８自体の閾値電圧ｖｔｈ及び抵抗２０の値Ｒに応
じて、次式で与えられるような電流■が流れる。
１−（ＶＯｏ−Ｖｔｈ）／Ｒ・・・ ２上記の電流が流
れることによりＰＮＰトランジスタ１６がオンし、Ｄ
Ｍ ＯＳ １４のゲート並びにツェナーダイオード１７
に所定の電流が流れる。このとき、ツェナーダイオード
１７のツェナー電圧ＶＺが、Ｄ Ｍ ＯＳ １４がオン
するようなゲート、ソース間電圧Ｖａｓ以上に設定され
ているならば、このＤ Ｍ ＯＳ １４がオンする。従
って、入力信号）ｎが“Ｈ”レベルのときには、オンし
ているＤＭＯ８１４を介して出力信号Ｑｕｔが“Ｈ”レ
ベル、すなわち■。０に設定される。
れることによりＰＮＰトランジスタ１６がオンし、Ｄ
Ｍ ＯＳ １４のゲート並びにツェナーダイオード１７
に所定の電流が流れる。このとき、ツェナーダイオード
１７のツェナー電圧ＶＺが、Ｄ Ｍ ＯＳ １４がオン
するようなゲート、ソース間電圧Ｖａｓ以上に設定され
ているならば、このＤ Ｍ ＯＳ １４がオンする。従
って、入力信号）ｎが“Ｈ”レベルのときには、オンし
ているＤＭＯ８１４を介して出力信号Ｑｕｔが“Ｈ”レ
ベル、すなわち■。０に設定される。
このように、上記実施例の回路では、入力信号ｌｎが“
Ｈ″レベルときにのみＤ Ｍ ＯＳ １３に電流が流れ
るだけであるため、従来回路に比べ、全体の消費電力を
削減化することができる。
Ｈ″レベルときにのみＤ Ｍ ＯＳ １３に電流が流れ
るだけであるため、従来回路に比べ、全体の消費電力を
削減化することができる。
第２図はこの発明の第２の実施例による構成を示す回路
図である。この実施例回路が上記第１図のものと異なっ
ている点は、前記トランジスタ１１のソースと前記Ｄ
Ｍ ＯＳ １３のゲートとをそれぞれ別の電ｍ電圧■。
図である。この実施例回路が上記第１図のものと異なっ
ている点は、前記トランジスタ１１のソースと前記Ｄ
Ｍ ＯＳ １３のゲートとをそれぞれ別の電ｍ電圧■。
ｏｌ、ＶＯｏ２に接続するようにしたことと、Ｄ Ｍ
ＯＳ １３に一定電流を流すための抵抗２０をＤ Ｍ
ＯＳ １３のソースと前記両トランジスタ１１．１２の
直列接続点である回路点１９との間に接続し直すように
したことである。このような構成であれば、電源電圧Ｖ
Ｄｏ２の圃を変えることにより、Ｄ Ｍ ＯＳ １３に
流れる電流の値を容易に調整することができる。すなわ
ちこの実施例回路では、Ｄ Ｍ ＯＳ １３がオンした
ときに流れる電流Ｉは次式で与えられる。
ＯＳ １３に一定電流を流すための抵抗２０をＤ Ｍ
ＯＳ １３のソースと前記両トランジスタ１１．１２の
直列接続点である回路点１９との間に接続し直すように
したことである。このような構成であれば、電源電圧Ｖ
Ｄｏ２の圃を変えることにより、Ｄ Ｍ ＯＳ １３に
流れる電流の値を容易に調整することができる。すなわ
ちこの実施例回路では、Ｄ Ｍ ＯＳ １３がオンした
ときに流れる電流Ｉは次式で与えられる。
１＝（ＶＯｏ２ Ｖｔｈ）／Ｒ−３
第３図はこの発明の第３の実施例によ′る構成を示す回
路図である。この実施例回路が上記第１図のものと異な
っている点は、ＤＭＯ８１３に一定電流を流すための前
記抵抗２０が省略されていることである。この場合、前
記抵抗２０の代わりにＮチャネルＭＯＳトランジスタ１
２のオン抵抗が使用される。通常、前記の抵抗２０の値
は比較的大きなものであり、占有面積も大きなものとな
る。従って、この実施例回路では、前記抵抗２０が省略
された分だけ占有面積の縮小化を図ることができる。
路図である。この実施例回路が上記第１図のものと異な
っている点は、ＤＭＯ８１３に一定電流を流すための前
記抵抗２０が省略されていることである。この場合、前
記抵抗２０の代わりにＮチャネルＭＯＳトランジスタ１
２のオン抵抗が使用される。通常、前記の抵抗２０の値
は比較的大きなものであり、占有面積も大きなものとな
る。従って、この実施例回路では、前記抵抗２０が省略
された分だけ占有面積の縮小化を図ることができる。
なお、この発明は上記各実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば、上記各実施例ではＰＮＰトランジスタ１６のベース
と電源電圧Ｖ０゜との間に抵抗２３を接続する場合につ
いて説明したが、これはこの抵抗を省略し、ベースを第
１のコレクタＣ１に接続するような構成にしてもよい。
く種々の変形が可能であることはいうまでもない。例え
ば、上記各実施例ではＰＮＰトランジスタ１６のベース
と電源電圧Ｖ０゜との間に抵抗２３を接続する場合につ
いて説明したが、これはこの抵抗を省略し、ベースを第
１のコレクタＣ１に接続するような構成にしてもよい。
また、マルチトランジスタであるトランジスタ１６の代
わりに、ベースが共通接続された２個のＰＮＰトランジ
スタを使用するようにしてもよい。
わりに、ベースが共通接続された２個のＰＮＰトランジ
スタを使用するようにしてもよい。
［発明の効果］
以上説明したようにこの発明によれば、入力信号が一方
レベルのときにのみ一定電流が流れるようにしたので、
消費電力の低減化を図ることができるインターフェース
回路を提供することができる。
レベルのときにのみ一定電流が流れるようにしたので、
消費電力の低減化を図ることができるインターフェース
回路を提供することができる。
第１図はこの発明の第１の実施例による構成を示す回路
図、第２図ないし第３図はそれぞれこの発明の他の実施
例による構成を示す回路図、第４図１ま従来の構成を示
す回路図である。 １１・・・エンハンスメント型のＰチャネルＭＯＳトラ
ンジスタ、１２・・・エンハンスメント型のＮチャネル
ＭＯＳトランジスタ、１３〜１５・・・二重拡散型のＮ
チャネルＭＯ８ｔ−ランジスタ（ＤＭＯ８） 、１６・
・・ＰＮＰトランジスタ、１７・・・ツェナーダイオー
ド、１８・・・ＣＭＯＳインバータ、２０・・°抵抗◎
出願人代理人 弁理士 鈴 江 武 産業１図 第２図
図、第２図ないし第３図はそれぞれこの発明の他の実施
例による構成を示す回路図、第４図１ま従来の構成を示
す回路図である。 １１・・・エンハンスメント型のＰチャネルＭＯＳトラ
ンジスタ、１２・・・エンハンスメント型のＮチャネル
ＭＯＳトランジスタ、１３〜１５・・・二重拡散型のＮ
チャネルＭＯ８ｔ−ランジスタ（ＤＭＯ８） 、１６・
・・ＰＮＰトランジスタ、１７・・・ツェナーダイオー
ド、１８・・・ＣＭＯＳインバータ、２０・・°抵抗◎
出願人代理人 弁理士 鈴 江 武 産業１図 第２図
Claims (2)
- （１）低電位側の第１の電源電圧と基準電圧との間にソ
ース、ドレイン間が直列に挿入され各ゲートに同一の入
力信号が印加される第１極性の第１のＭＯＳトランジス
タ及び第２極性の第２のＭＯＳトランジスタと、 ゲートに所定の電源電圧が印加されソースが上記第１、
第２のＭＯＳトランジスタの直列接続点に結合された第
２極性の第３のＭＯＳトランジスタと、 高電位側の第２の電源電圧と出力電圧を得る回路点との
間にソース、ドレイン間が挿入された第２極性の第４の
ＭＯＳトランジスタと、 上記出力電圧を得る回路点と上記第４のＭＯＳトランジ
スタのゲートとの間に接続された定電圧素子と、 上記第４のＭＯＳトランジスタのゲートと基準電圧との
間にソース、ドレイン間が挿入され上記入力信号に応じ
て導通制御される第２極性の第５のＭＯＳトランジスタ
と、 エミッタ回路が上記第２の電源電圧に接続されコレクタ
回路が上記第３のＭＯＳトランジスタのドレイン及び上
記定電圧素子の一端に接続されたレベルシフト用のバイ
ポーラ回路とを具備したことを特徴とするインターフェ
ース回路。 - （２）前記第３のＭＯＳトランジスタのソースと前記第
２のＭＯＳトランジスタとの間には抵抗が挿入されてい
る請求項１記載のインターフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63093118A JPH0666675B2 (ja) | 1988-04-15 | 1988-04-15 | インターフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63093118A JPH0666675B2 (ja) | 1988-04-15 | 1988-04-15 | インターフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01264415A true JPH01264415A (ja) | 1989-10-20 |
| JPH0666675B2 JPH0666675B2 (ja) | 1994-08-24 |
Family
ID=14073604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63093118A Expired - Lifetime JPH0666675B2 (ja) | 1988-04-15 | 1988-04-15 | インターフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666675B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6232722A (ja) * | 1985-08-05 | 1987-02-12 | Hitachi Ltd | プツシユプル出力回路 |
-
1988
- 1988-04-15 JP JP63093118A patent/JPH0666675B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6232722A (ja) * | 1985-08-05 | 1987-02-12 | Hitachi Ltd | プツシユプル出力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0666675B2 (ja) | 1994-08-24 |
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