JPH0348534B2 - - Google Patents
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- JPH0348534B2 JPH0348534B2 JP6007983A JP6007983A JPH0348534B2 JP H0348534 B2 JPH0348534 B2 JP H0348534B2 JP 6007983 A JP6007983 A JP 6007983A JP 6007983 A JP6007983 A JP 6007983A JP H0348534 B2 JPH0348534 B2 JP H0348534B2
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、２進多ビツト並列加算における桁上
げ先見回路に関する。
げ先見回路に関する。
２進数の被乗数と乗数の乗算は、被乗数に乗数
の最下位のビツトを乗算して得られた２進数、ま
た被乗数に乗数の次のビツトを乗算して得られた
２進数というように被乗数に乗数のそれぞれのビ
ツトを乗算して得られたそれぞれの２進数（これ
らをそれぞれ部分積段という）を加算することに
より計算が行なわれる。
の最下位のビツトを乗算して得られた２進数、ま
た被乗数に乗数の次のビツトを乗算して得られた
２進数というように被乗数に乗数のそれぞれのビ
ツトを乗算して得られたそれぞれの２進数（これ
らをそれぞれ部分積段という）を加算することに
より計算が行なわれる。
たとえば並列乗算器を構成するには、この乗算
器の特徴である高速演算性を最大限に引き出すた
めに、上記部分積段の発生数を減らすアルゴリズ
ムであるいわゆるブースのアルゴリズムや部分積
加算の際に加算経路の加算器通過段数を減らす接
続法であるいわゆるワランスツリー、あるいは部
分積段で発生した桁上げ信号を１つ上位の桁の１
段下の部分積段に供給して部分積加算段中におけ
る桁上げ信号伝搬経路を短縮するいわゆるキヤリ
セーブの方法などが用いられている。
器の特徴である高速演算性を最大限に引き出すた
めに、上記部分積段の発生数を減らすアルゴリズ
ムであるいわゆるブースのアルゴリズムや部分積
加算の際に加算経路の加算器通過段数を減らす接
続法であるいわゆるワランスツリー、あるいは部
分積段で発生した桁上げ信号を１つ上位の桁の１
段下の部分積段に供給して部分積加算段中におけ
る桁上げ信号伝搬経路を短縮するいわゆるキヤリ
セーブの方法などが用いられている。
しかしながら、上記のような高速化手法を用い
ても、部分積加算段の最終段においては最下位桁
で発生した桁上げ信号を最上位桁まで伝搬する桁
上げ信号伝搬経路を経て桁上げ信号を得なければ
ならず、被乗数や乗数のビツト数が多ビツトの場
合この伝搬経路が数十ビツトにも及び桁上げ信号
の伝搬時間の遅延のため、上記乗算器の高速化を
制限する大きな要因の一つとなつていた。
ても、部分積加算段の最終段においては最下位桁
で発生した桁上げ信号を最上位桁まで伝搬する桁
上げ信号伝搬経路を経て桁上げ信号を得なければ
ならず、被乗数や乗数のビツト数が多ビツトの場
合この伝搬経路が数十ビツトにも及び桁上げ信号
の伝搬時間の遅延のため、上記乗算器の高速化を
制限する大きな要因の一つとなつていた。
そこで、このような桁上げ動作を高速に行なう
ために、従来より第１図に示すような桁上げ先見
回路を上記乗算器に用いる方法が知られている。
この第１図は10ビツトの並列加算を行なう場合の
回路構成であり、A1乃至A10及びB1乃至B10は並
列加算される10ビツトの２進数をそれぞれ表わし
ている。また、F1乃至F10は全加算器を表わし、
CINは桁上げ入力であり、C2乃至C10は桁上げ信号
を表わし、COUTは桁上げ出力を表わしている。ま
た、S1乃至S10は加算出力を表わしている。この
並列加算回路には４ビツト単位の桁上げ先見回路
１，２が設けられており、桁上げ入力CINまた下
位４ビツトのA1乃至A4及びB1乃至B4の加算入力
から発生し全加算器F5に入力される桁上げ信号
C5を桁上げ先見回路１により得るようになつて
いる。また、桁上げ先見回路２は、桁上げ信号
C5とA5乃至A8及びB5乃至B8の次の４ビツトの加
算入力とから発生する桁上げ信号C9を作り出し、
全加算器F9に供給している。この第１図から明
らかなように、最下位桁に入力される桁上げ入力
CINが最上位桁の加算が行なわれる全加算器F10
に伝搬される経路は、上記先見回路１のNAND
ゲート３からNANDゲート４を通り上記先見回
路２のNANDゲート５からNANDゲート６を通
り、全加算器F9を経て全加算器F10に送られるよ
うになつており、先見回路１，２を設けない場合
に比べ高速な伝搬が可能となつている。しかしな
がら、上記桁上げ先見回路１，２を第１図に示す
論理回路通りCMOS（相補型MOS）回路で構成す
ると、CMOSのため素子数が多いことにより素
子間の配線が複雑となりコストを高くしたり、多
入力ゲートが多いことによりCMOSの電荷の充
放電に時間を要し高速化を充分に引き出すことが
できないという難点がある。したがつて、一般の
CMOSゲート回路構成を用いることはほとんど
なく、CMOSプロセスによる場合でも、第２図
に示すような構成として、PMOS（Ｐチヤンネル
MOS）を負荷とした比較的簡単なレシオ回路の
構成を用いているのが現状である。ここでレシオ
回路とは、一般のＥ／Ｄ（エンハス／デイプリー
シヨン）構成のDMOS（デイプリーシヨンMOS）
負荷をDMOS負荷に置換えた形の回路のことで
ある。第２図は、下位４ビツトについての桁上げ
先見回路を示しており、上位４ビツトについても
同様の回路で構成されるようになつている。この
第２図に示す先見回路をPMOS負荷によるレシ
オ回路で構成することにより、高速性を改善する
ことができ、またCMOSに比べて使用素子数が
少なくてすむため全体の素子数を削減することが
できる。しかし、ゲート間の配線の複雑さはその
ままであり、コスト的には不充分である。また、
レシオ回路でゲートを構築しているので電源間に
直流経路が生じ消費電力が増大するという欠点を
有している。
ために、従来より第１図に示すような桁上げ先見
回路を上記乗算器に用いる方法が知られている。
この第１図は10ビツトの並列加算を行なう場合の
回路構成であり、A1乃至A10及びB1乃至B10は並
列加算される10ビツトの２進数をそれぞれ表わし
ている。また、F1乃至F10は全加算器を表わし、
CINは桁上げ入力であり、C2乃至C10は桁上げ信号
を表わし、COUTは桁上げ出力を表わしている。ま
た、S1乃至S10は加算出力を表わしている。この
並列加算回路には４ビツト単位の桁上げ先見回路
１，２が設けられており、桁上げ入力CINまた下
位４ビツトのA1乃至A4及びB1乃至B4の加算入力
から発生し全加算器F5に入力される桁上げ信号
C5を桁上げ先見回路１により得るようになつて
いる。また、桁上げ先見回路２は、桁上げ信号
C5とA5乃至A8及びB5乃至B8の次の４ビツトの加
算入力とから発生する桁上げ信号C9を作り出し、
全加算器F9に供給している。この第１図から明
らかなように、最下位桁に入力される桁上げ入力
CINが最上位桁の加算が行なわれる全加算器F10
に伝搬される経路は、上記先見回路１のNAND
ゲート３からNANDゲート４を通り上記先見回
路２のNANDゲート５からNANDゲート６を通
り、全加算器F9を経て全加算器F10に送られるよ
うになつており、先見回路１，２を設けない場合
に比べ高速な伝搬が可能となつている。しかしな
がら、上記桁上げ先見回路１，２を第１図に示す
論理回路通りCMOS（相補型MOS）回路で構成す
ると、CMOSのため素子数が多いことにより素
子間の配線が複雑となりコストを高くしたり、多
入力ゲートが多いことによりCMOSの電荷の充
放電に時間を要し高速化を充分に引き出すことが
できないという難点がある。したがつて、一般の
CMOSゲート回路構成を用いることはほとんど
なく、CMOSプロセスによる場合でも、第２図
に示すような構成として、PMOS（Ｐチヤンネル
MOS）を負荷とした比較的簡単なレシオ回路の
構成を用いているのが現状である。ここでレシオ
回路とは、一般のＥ／Ｄ（エンハス／デイプリー
シヨン）構成のDMOS（デイプリーシヨンMOS）
負荷をDMOS負荷に置換えた形の回路のことで
ある。第２図は、下位４ビツトについての桁上げ
先見回路を示しており、上位４ビツトについても
同様の回路で構成されるようになつている。この
第２図に示す先見回路をPMOS負荷によるレシ
オ回路で構成することにより、高速性を改善する
ことができ、またCMOSに比べて使用素子数が
少なくてすむため全体の素子数を削減することが
できる。しかし、ゲート間の配線の複雑さはその
ままであり、コスト的には不充分である。また、
レシオ回路でゲートを構築しているので電源間に
直流経路が生じ消費電力が増大するという欠点を
有している。
そこで、本発明はこのような実情に鑑み提案さ
れたものであり、使用素子数が少なく素子間の配
線が単純であり、消費電力が少なく、動作速度が
速い桁上げ先見回路を提供することを目的とす
る。
れたものであり、使用素子数が少なく素子間の配
線が単純であり、消費電力が少なく、動作速度が
速い桁上げ先見回路を提供することを目的とす
る。
この目的を達成するために本発明の桁上げ先見
回路は、２つのｍビツト２進数（ｍ≧２）ａ＝n 〓i=
１ Ai2i-1，ｂ＝n 〓i=1 Bi2i-1及び下位からの桁上げ入
力CINについての並列加算において、（4m＋１）
個の第１導電型トランジスタ群及び（4m＋１）
個の第２導電型トランジスタ群について、 ＋（＋）〔-1 -1＋（-1＋
Bm-1）〔｛……｝〔2 2＋（2＋2）｛1 1＋
（1＋1）IN｝〕……〕〕 及び AmBm＋（Am＋Bm）〔Am-1Bm-1＋（Am-1＋
Bm-1）〔｛……｝〔A2B2＋（A2＋B2）｛A1B1＋
（A1＋B1）CIN｝〕……〕〕 なる理論式で表わされるスイツチ網をそれぞれ形
成し、上記第１導電型トランジスタ群で構成した
スイツチ網の一端に電源の一端部を接続し、上記
第２導電型トランジスタ群で構成したスイツチ網
の一端に上記電源の他端部を接続し、それぞれの
スイツチ網の他端部を互いに接続し該接続端を相
補型インバータの入力に接続し、該インバータの
出力を桁上げ信号とすることを特徴とする。
回路は、２つのｍビツト２進数（ｍ≧２）ａ＝n 〓i=
１ Ai2i-1，ｂ＝n 〓i=1 Bi2i-1及び下位からの桁上げ入
力CINについての並列加算において、（4m＋１）
個の第１導電型トランジスタ群及び（4m＋１）
個の第２導電型トランジスタ群について、 ＋（＋）〔-1 -1＋（-1＋
Bm-1）〔｛……｝〔2 2＋（2＋2）｛1 1＋
（1＋1）IN｝〕……〕〕 及び AmBm＋（Am＋Bm）〔Am-1Bm-1＋（Am-1＋
Bm-1）〔｛……｝〔A2B2＋（A2＋B2）｛A1B1＋
（A1＋B1）CIN｝〕……〕〕 なる理論式で表わされるスイツチ網をそれぞれ形
成し、上記第１導電型トランジスタ群で構成した
スイツチ網の一端に電源の一端部を接続し、上記
第２導電型トランジスタ群で構成したスイツチ網
の一端に上記電源の他端部を接続し、それぞれの
スイツチ網の他端部を互いに接続し該接続端を相
補型インバータの入力に接続し、該インバータの
出力を桁上げ信号とすることを特徴とする。
以下、本発明の一実施例を図面に基づき説明す
る。
る。
第３図は、本発明に係る桁上げ先見回路をたと
えばCMOS（相補型MOS）回路で構成したもので
ある。この第３図は、２進数３ビツトの並列加算
における桁上げ先見回路を示しており、A1乃至
A3及びB1乃至B3の３ビツト２進数の並列加算入
力と下位からの桁上げ入力CINとから桁上げ信号
出力COUT3を得るようなつている。この桁上げ信
号出力COUT3は、A1乃至A3及びB1乃至B3の加算入
力また桁上げ入力CINについて、次の式によつて
求めることができる。
えばCMOS（相補型MOS）回路で構成したもので
ある。この第３図は、２進数３ビツトの並列加算
における桁上げ先見回路を示しており、A1乃至
A3及びB1乃至B3の３ビツト２進数の並列加算入
力と下位からの桁上げ入力CINとから桁上げ信号
出力COUT3を得るようなつている。この桁上げ信
号出力COUT3は、A1乃至A3及びB1乃至B3の加算入
力また桁上げ入力CINについて、次の式によつて
求めることができる。
COUT3＝A3B3＋（A3＋B3）〔A2B2＋（A2＋B2）
｛A1B1＋（A1＋B1）CIN｝〕 ……(1)
上記先見回路はこの(1)式の機能をCMOSトラ
ンジスタによる相補型回路で実現したものであ
り、論理回路部１５０と相補型インバータ１５１
とにより構成されている。論理回路部１５０は、
第１導電型トランジスタである13個のたとえば
PMOS（ＰチヤンネルMOS）トランジスタ１００
乃至１１２及び第２導電型トランジスタである13
個のたとえばNMOS（ＮチヤンネルMOS）トラ
ンジスタ１１４乃至１２６により構成されるよう
になつている。この個数13個は、並列加算入力が
３ビツト（ｍ＝３）であることにより、（4m＋
１）の式により計算され、上記(1)式の右辺の13個
の演算要素数（A1，B1等の総個数）に対応する
ものである。また、上記相補型インバータ１５１
は、たとえばPMOSトランジスタ１１３及び
NMOSトランジスタ１２７により構成されてお
り、該インバータ１５１の出力端子より上記桁上
げ信号出力COUT3を得るようになつている。また、
VDDには正電源が接続され、VSSは接地されるよ
うになつている。このように上記桁上げ先見回路
は、PMOSトランジスタ１００乃至１１３と
NMOSトランジスタ１１４乃至１２７について
まつたく対称な構成となつている。
ンジスタによる相補型回路で実現したものであ
り、論理回路部１５０と相補型インバータ１５１
とにより構成されている。論理回路部１５０は、
第１導電型トランジスタである13個のたとえば
PMOS（ＰチヤンネルMOS）トランジスタ１００
乃至１１２及び第２導電型トランジスタである13
個のたとえばNMOS（ＮチヤンネルMOS）トラ
ンジスタ１１４乃至１２６により構成されるよう
になつている。この個数13個は、並列加算入力が
３ビツト（ｍ＝３）であることにより、（4m＋
１）の式により計算され、上記(1)式の右辺の13個
の演算要素数（A1，B1等の総個数）に対応する
ものである。また、上記相補型インバータ１５１
は、たとえばPMOSトランジスタ１１３及び
NMOSトランジスタ１２７により構成されてお
り、該インバータ１５１の出力端子より上記桁上
げ信号出力COUT3を得るようになつている。また、
VDDには正電源が接続され、VSSは接地されるよ
うになつている。このように上記桁上げ先見回路
は、PMOSトランジスタ１００乃至１１３と
NMOSトランジスタ１１４乃至１２７について
まつたく対称な構成となつている。
次に、上記桁上げ先見回路の動作原理の説明を
行なう。以下の説明では、VDDを論理１としVSS
を論理０とする正論理を用いるものとする。上記
論理回路部１５０において、VDD端と上記インバ
ータ１５１の前段であるOUT3節点が導通状態す
なわちOUT3の論理が１となる入力条件は、 OUT3＝3 3＋（3＋3）〔2 2＋（2＋2
） ｛1 1＋（1＋1）IN｝〕 ＝3 3・3＋3）〔2 2＋（2＋2） ｛1 1＋（1＋1）（IN｝〕 を算出してゆくことにより、 OUT3＝3 3＋（3＋3）〔2 2＋（2＋2
） ｛1 B1 ＋（1＋1）IN｝〕 ……(2) となる。一方VSS端と上記OUT3節点が導通状態す
なわちOUT3が論理０となる入力条件は、 COUT＝A3B3＋（A3＋B3）〔A2B2＋（A2＋B2） ｛A1B1＋（A1＋B1）CIN｝〕 ……(3) である。この(2)式及び(3)式における入力信号の値
のすべての組合せを図示すると、第４図のベツチ
図表に示すようになり、第４図ａは(2)式の条件を
示し第４図ｂは(3)式の条件を示している。このベ
ツチ図表から明らかなように、上記(2)式の状態と
(3)式の状態が重なるような入力の組合せはなく、
この(2)式と(3)式はそれぞれ相反の関係になつてい
る。上記先見回路においては、上記PMOSトラ
ンジスタ１００乃至１１２のトランジスタ群が、
上記(2)式の論理式を実現するようなスイツチ網を
形成しており、このスイツチ網の一端１３０に電
源の一端部であるVDDが接続されている。また、
上記NMOSトランジスタ１１４乃至１２６のト
ランジスタ群は、上記(3)式の論理式を実現するよ
うなスイツチ網を形成しており、このスイツチ網
の一端１３１に電源の他端部であるVSSが接続さ
れるようになつている。また、それぞれのスイツ
チ網の他端部１３２，１３３を互いに接続し該接
続端すなわち上記OUT3節点を相補型インバータ
１５１の入力に接続するようになつている。ここ
で、それぞれのスイツチ網と上記論理式の対応を
説明すれば、PMOSトランジスタ群と(2)式につ
いて、1と1の論理和すなわち（1＋1）が並
列接続されたトランジスタ１０４，１０３で行な
われている。すなわち、トランジスタ１０４，１
０３がそれぞれ個別のスイツチを形成するように
なつている。また、（1＋1）とINの論理積す
なわち（1＋1）INは、トランジスタ１０４，
１０３の並列回路とトランジスタ１０２が直列接
続されることで行なわれるようになつている。ま
た、1 1は直列接続されたトランジスタ１００，
１０１で行なわれ、これらと上記トランジスタ１
０４，１０３，１０２が並列接続されることで
｛1 1＋（1＋1）IN｝の操作が行なわれてい
る。また、これらのトランジスタ群と（2＋2）
を行なうために並列接続されたトランジスタ１０
６，１０５とが直列接続されることで（2＋2）
｛1 1＋（1＋1）IN｝の操作が行なわれるよ
うになつている。以下同様にして、PMOSトラ
ンジスタ群１００乃至１１２と(2)式に示される論
理式が対応し、該トランジスタ群１００乃至１１
２がスイツチ網を形成するようになつている。
NMOSトランジスタ群１１４乃至１２６と(3)式
で示される論理式との対応も同様である。
行なう。以下の説明では、VDDを論理１としVSS
を論理０とする正論理を用いるものとする。上記
論理回路部１５０において、VDD端と上記インバ
ータ１５１の前段であるOUT3節点が導通状態す
なわちOUT3の論理が１となる入力条件は、 OUT3＝3 3＋（3＋3）〔2 2＋（2＋2
） ｛1 1＋（1＋1）IN｝〕 ＝3 3・3＋3）〔2 2＋（2＋2） ｛1 1＋（1＋1）（IN｝〕 を算出してゆくことにより、 OUT3＝3 3＋（3＋3）〔2 2＋（2＋2
） ｛1 B1 ＋（1＋1）IN｝〕 ……(2) となる。一方VSS端と上記OUT3節点が導通状態す
なわちOUT3が論理０となる入力条件は、 COUT＝A3B3＋（A3＋B3）〔A2B2＋（A2＋B2） ｛A1B1＋（A1＋B1）CIN｝〕 ……(3) である。この(2)式及び(3)式における入力信号の値
のすべての組合せを図示すると、第４図のベツチ
図表に示すようになり、第４図ａは(2)式の条件を
示し第４図ｂは(3)式の条件を示している。このベ
ツチ図表から明らかなように、上記(2)式の状態と
(3)式の状態が重なるような入力の組合せはなく、
この(2)式と(3)式はそれぞれ相反の関係になつてい
る。上記先見回路においては、上記PMOSトラ
ンジスタ１００乃至１１２のトランジスタ群が、
上記(2)式の論理式を実現するようなスイツチ網を
形成しており、このスイツチ網の一端１３０に電
源の一端部であるVDDが接続されている。また、
上記NMOSトランジスタ１１４乃至１２６のト
ランジスタ群は、上記(3)式の論理式を実現するよ
うなスイツチ網を形成しており、このスイツチ網
の一端１３１に電源の他端部であるVSSが接続さ
れるようになつている。また、それぞれのスイツ
チ網の他端部１３２，１３３を互いに接続し該接
続端すなわち上記OUT3節点を相補型インバータ
１５１の入力に接続するようになつている。ここ
で、それぞれのスイツチ網と上記論理式の対応を
説明すれば、PMOSトランジスタ群と(2)式につ
いて、1と1の論理和すなわち（1＋1）が並
列接続されたトランジスタ１０４，１０３で行な
われている。すなわち、トランジスタ１０４，１
０３がそれぞれ個別のスイツチを形成するように
なつている。また、（1＋1）とINの論理積す
なわち（1＋1）INは、トランジスタ１０４，
１０３の並列回路とトランジスタ１０２が直列接
続されることで行なわれるようになつている。ま
た、1 1は直列接続されたトランジスタ１００，
１０１で行なわれ、これらと上記トランジスタ１
０４，１０３，１０２が並列接続されることで
｛1 1＋（1＋1）IN｝の操作が行なわれてい
る。また、これらのトランジスタ群と（2＋2）
を行なうために並列接続されたトランジスタ１０
６，１０５とが直列接続されることで（2＋2）
｛1 1＋（1＋1）IN｝の操作が行なわれるよ
うになつている。以下同様にして、PMOSトラ
ンジスタ群１００乃至１１２と(2)式に示される論
理式が対応し、該トランジスタ群１００乃至１１
２がスイツチ網を形成するようになつている。
NMOSトランジスタ群１１４乃至１２６と(3)式
で示される論理式との対応も同様である。
このように上記桁上げ先見回路は、電源VDDと
接地VSS間に直流経路を作ることなくOUT3節点に
上記(1)式の反転の信号OUT3を得ることができる
ようになつている。すなわち上記先見回路におい
て、上記(1)式を前述の従来例で示したような通常
のCMOS回路で構成した場合とまつたく同様の
機能が得られるようになつている。
接地VSS間に直流経路を作ることなくOUT3節点に
上記(1)式の反転の信号OUT3を得ることができる
ようになつている。すなわち上記先見回路におい
て、上記(1)式を前述の従来例で示したような通常
のCMOS回路で構成した場合とまつたく同様の
機能が得られるようになつている。
多ビツト並列加算においてその演算速度を決め
ているのは最下位桁から最上位桁への桁上げ速度
であり、上記桁上げ先見回路において桁上げ入力
CINが桁上げ信号出力COUT3の送出を決定する速度
である。上記論理回路部１５０について考えれ
ば、桁上げ入力CINについて桁上げ信号出力の反
転OUT3が論理１となる入力の条件は、たとえば
CIN，B1，B2，B3が論理０となり、A1，A2，A3
が論理１となる場合などである。また、桁上げ入
力CINについてOUT3が論理０となる入力条件は、
たとえばCIN，B1，B2，B3が論理１となり、A1，
A2，A3が論理０となる場合などである。OUT3が
論理１となる場合について考えれば、この場合の
充放電経路は、第３図において放電経路が
PMOSトランジスタ群内の節点ａから節点ｃ、
節点ｆを経過しOUT3節点へ向う経路となつてい
るが、放電動作は充電動作に比べて速度が遅くな
ることはない。また、動作速度の遅い充電動作に
ついてこの時のNMOSトランジスタ群内の充電
経路を考えれば、節点ｇ，ｉ，ｊはトランジスタ
１２６，１２４，１１８がオフしており充電され
るこことはなく、節点ｈ，ｋ，ｌは論理積接続さ
れたトランジスタの中間の節点であるため、ソー
スまたはドレインによる拡散容量は極めて少なく
なつており充電動作であつても速度が遅くなるこ
とはない。また、論理回路部１５０の構成の単純
さによりほとんどの節点容量が極めて小さく速度
を遅くすることはなく、さらに上記相補型インバ
ータ１５１は負荷駆動能力の大きなインバータで
あることにより、上記桁上げ先見回路の動作速度
を高速にすることが可能となつている。なお、上
記３ビツトの桁上げ先見回路についてビツト当り
の遅延時間は、順次桁上げ（全加回路の桁上げ）
の場合の半分以下になることがシユミレーシヨン
により確認されている。
ているのは最下位桁から最上位桁への桁上げ速度
であり、上記桁上げ先見回路において桁上げ入力
CINが桁上げ信号出力COUT3の送出を決定する速度
である。上記論理回路部１５０について考えれ
ば、桁上げ入力CINについて桁上げ信号出力の反
転OUT3が論理１となる入力の条件は、たとえば
CIN，B1，B2，B3が論理０となり、A1，A2，A3
が論理１となる場合などである。また、桁上げ入
力CINについてOUT3が論理０となる入力条件は、
たとえばCIN，B1，B2，B3が論理１となり、A1，
A2，A3が論理０となる場合などである。OUT3が
論理１となる場合について考えれば、この場合の
充放電経路は、第３図において放電経路が
PMOSトランジスタ群内の節点ａから節点ｃ、
節点ｆを経過しOUT3節点へ向う経路となつてい
るが、放電動作は充電動作に比べて速度が遅くな
ることはない。また、動作速度の遅い充電動作に
ついてこの時のNMOSトランジスタ群内の充電
経路を考えれば、節点ｇ，ｉ，ｊはトランジスタ
１２６，１２４，１１８がオフしており充電され
るこことはなく、節点ｈ，ｋ，ｌは論理積接続さ
れたトランジスタの中間の節点であるため、ソー
スまたはドレインによる拡散容量は極めて少なく
なつており充電動作であつても速度が遅くなるこ
とはない。また、論理回路部１５０の構成の単純
さによりほとんどの節点容量が極めて小さく速度
を遅くすることはなく、さらに上記相補型インバ
ータ１５１は負荷駆動能力の大きなインバータで
あることにより、上記桁上げ先見回路の動作速度
を高速にすることが可能となつている。なお、上
記３ビツトの桁上げ先見回路についてビツト当り
の遅延時間は、順次桁上げ（全加回路の桁上げ）
の場合の半分以下になることがシユミレーシヨン
により確認されている。
以上、３ビツト毎の桁上げ信号COUT3を作り出
すための先見回路について述べたが、２つのｍビ
ツト２進数（ｍ≧２）ａ＝n 〓i=1 Ai2i-1，ｂ＝n 〓i=1 Bii-1
及び下位から桁上げ入力CINについての並列加算
における桁上げ信号を得るための桁上げ先見回路
は、第１導電型トランジスタである（4m＋１）
個のたとえばPMOSトランジスタ群と第２導電
型トランジスタである（4m＋１）個のたとえば
NMOSトランジスタ群と相補型インバータとに
より構成すればよい。このときPMOSトランジ
スタ群は、 ＋（＋）〔-1 -1＋（-1
＋-1）〔｛……｝〔2 2＋（2＋2）｛1 1
＋（1＋1）IN｝〕……〕〕 で表わされる論理式のスイツチ網を形成するよう
になつている。またNMOSトランジスタ群につ
いては、 AmBm＋（Am＋Bm）〔Am-1Bm-1＋（Am-1
＋Bm-1）〔｛……｝〔A2B2＋（A2＋B2）｛A1B1
＋（A1＋B1）CIN｝〕…〕〕 の論理式で表わされるスイツチ網を形成するよう
になつている。このように、本発明は２ビツト以
上なら何ビツトについてもその桁上げ先見回路を
実現することができる。
すための先見回路について述べたが、２つのｍビ
ツト２進数（ｍ≧２）ａ＝n 〓i=1 Ai2i-1，ｂ＝n 〓i=1 Bii-1
及び下位から桁上げ入力CINについての並列加算
における桁上げ信号を得るための桁上げ先見回路
は、第１導電型トランジスタである（4m＋１）
個のたとえばPMOSトランジスタ群と第２導電
型トランジスタである（4m＋１）個のたとえば
NMOSトランジスタ群と相補型インバータとに
より構成すればよい。このときPMOSトランジ
スタ群は、 ＋（＋）〔-1 -1＋（-1
＋-1）〔｛……｝〔2 2＋（2＋2）｛1 1
＋（1＋1）IN｝〕……〕〕 で表わされる論理式のスイツチ網を形成するよう
になつている。またNMOSトランジスタ群につ
いては、 AmBm＋（Am＋Bm）〔Am-1Bm-1＋（Am-1
＋Bm-1）〔｛……｝〔A2B2＋（A2＋B2）｛A1B1
＋（A1＋B1）CIN｝〕…〕〕 の論理式で表わされるスイツチ網を形成するよう
になつている。このように、本発明は２ビツト以
上なら何ビツトについてもその桁上げ先見回路を
実現することができる。
ここで、２つの４ビツト２進数A1乃至A4とB1
乃至B4及び桁上げ入力CINより桁上げ信号出力
COUT4を得ることができる４ビツト毎の桁上げ先
見回路を第５図について説明する。４ビツトの場
合の桁上げ信号COUT4は、次の論理式で与えられ
る。
乃至B4及び桁上げ入力CINより桁上げ信号出力
COUT4を得ることができる４ビツト毎の桁上げ先
見回路を第５図について説明する。４ビツトの場
合の桁上げ信号COUT4は、次の論理式で与えられ
る。
COUT4＝A4B4＋（A4＋B4）〔A3B3＋（A3＋B3）
〔A2B2＋（A2＋B2）｛A1B1＋（A1＋
B1） CIN｝〕〕 ……(4) この式(4)式で表わされる論理式を(1)式と比較する
と、(1)式にアンダーラインの項を付加えた形とな
つている。また、このアンダーラインの項は４ビ
ツトの先見回路の第５図に示す破線部分の回路２
００に対応するようになつている。このように、
本発明による桁上げ先見回路は拡張性を有してお
り、集積回路化の際にはプロセスパラメータある
いはレイアウトパターンに応じて最適のビツト数
で構成することが可能となつている。また、第５
図に示す４ビツト毎の桁上げ先見回路とを比較す
ると、本発明の回路は極めて簡単な構成となつて
いる。また素子数においても、第２図の論理回路
をPMOS負荷によるレシオ回路で構成した場合
の52素子に対し、第５図に示す先見回路では36素
子に減少しており素子数が少なく素子間の配線が
単純となりコスト的にも有利となつている。ま
た、本発明の桁上げ先見回路は電源接地間の直流
経路を持たない構成となつており、消費電力を極
めて少なくすることが可能である。
B1） CIN｝〕〕 ……(4) この式(4)式で表わされる論理式を(1)式と比較する
と、(1)式にアンダーラインの項を付加えた形とな
つている。また、このアンダーラインの項は４ビ
ツトの先見回路の第５図に示す破線部分の回路２
００に対応するようになつている。このように、
本発明による桁上げ先見回路は拡張性を有してお
り、集積回路化の際にはプロセスパラメータある
いはレイアウトパターンに応じて最適のビツト数
で構成することが可能となつている。また、第５
図に示す４ビツト毎の桁上げ先見回路とを比較す
ると、本発明の回路は極めて簡単な構成となつて
いる。また素子数においても、第２図の論理回路
をPMOS負荷によるレシオ回路で構成した場合
の52素子に対し、第５図に示す先見回路では36素
子に減少しており素子数が少なく素子間の配線が
単純となりコスト的にも有利となつている。ま
た、本発明の桁上げ先見回路は電源接地間の直流
経路を持たない構成となつており、消費電力を極
めて少なくすることが可能である。
第６図は、第１図に示す10ビツトの並列加算回
路の桁上げ先見回路部を第５図に示す桁上げ先見
回路で置換えた10ビツトの並列加算回路の構成を
示している。この第６図は簡単のためにトランジ
スタを〇印で示し、ゲート電極への信号線は破線
で表わしている。
路の桁上げ先見回路部を第５図に示す桁上げ先見
回路で置換えた10ビツトの並列加算回路の構成を
示している。この第６図は簡単のためにトランジ
スタを〇印で示し、ゲート電極への信号線は破線
で表わしている。
このように本発明による桁上げ先見回路は、回
路構成の単純さにより高速な動作速度を有してお
り、該先見回路を用いてたとえば並列乗算器を構
成すれば、高速な並列乗算を行なうことができ
る。また、上記先見回路は拡張性を有していると
ともに少ない素子数で構成することができ、素子
間の配線が単純となり低コストで該先見回路の実
現が可能である。また、電源接地間の直流経路を
持たないため極めて消費電力の少ない桁上げ先見
回路である。
路構成の単純さにより高速な動作速度を有してお
り、該先見回路を用いてたとえば並列乗算器を構
成すれば、高速な並列乗算を行なうことができ
る。また、上記先見回路は拡張性を有していると
ともに少ない素子数で構成することができ、素子
間の配線が単純となり低コストで該先見回路の実
現が可能である。また、電源接地間の直流経路を
持たないため極めて消費電力の少ない桁上げ先見
回路である。
なお、上記桁上げ先見回路をCMOSトランジ
スタで構成するのではなく、バイポーラトランジ
スタ等で構成するようにしてもよい。
スタで構成するのではなく、バイポーラトランジ
スタ等で構成するようにしてもよい。
〔発明の効果〕
以上の説明から明らかなように、本発明によれ
ば、多ビツト２進数並列加算における桁上げ先見
回路を、桁上げ信号出力を求める論理式通り相補
型回路で実現し、この相補型回路の出力を相補型
インバータに入力することにより該インバータよ
り桁上げ信号出力を得るようにしている。したが
つて、回路構成が単純でありたとえばCMOSト
ランジスタにより上記先見回路を構成しても高速
な動作速度を実現することができる。また、少な
い素子数により構成されているので素子間の配線
が単純であり、コスト的にも有利である。また、
電源接地間の直流経路を持たないため極めて少な
い消費電力となつている。
ば、多ビツト２進数並列加算における桁上げ先見
回路を、桁上げ信号出力を求める論理式通り相補
型回路で実現し、この相補型回路の出力を相補型
インバータに入力することにより該インバータよ
り桁上げ信号出力を得るようにしている。したが
つて、回路構成が単純でありたとえばCMOSト
ランジスタにより上記先見回路を構成しても高速
な動作速度を実現することができる。また、少な
い素子数により構成されているので素子間の配線
が単純であり、コスト的にも有利である。また、
電源接地間の直流経路を持たないため極めて少な
い消費電力となつている。
第１図は従来の桁上げ先見回路を示す10ビツト
の並列加算回路図、第２図は従来の他の桁上げ先
見回路図、第３図は本発明による３ビツトの桁上
げ先見回路図、第４図は上記３ビツトの桁上げ先
見回路の動作原理を説明するベツチ図表を示す
図、第５図は本発明による４ビツトの桁上げ先見
回路図、第６図は本発明による４ビツトの桁上げ
先見回路により構成される10ビツトの並列加算回
路図である。 １０２乃至１１３……PMOSトランジスタ、
１１４乃至１２７……NMOSトランジスタ、１
５０……論理回路部、１５１……相補型インバー
タ。
の並列加算回路図、第２図は従来の他の桁上げ先
見回路図、第３図は本発明による３ビツトの桁上
げ先見回路図、第４図は上記３ビツトの桁上げ先
見回路の動作原理を説明するベツチ図表を示す
図、第５図は本発明による４ビツトの桁上げ先見
回路図、第６図は本発明による４ビツトの桁上げ
先見回路により構成される10ビツトの並列加算回
路図である。 １０２乃至１１３……PMOSトランジスタ、
１１４乃至１２７……NMOSトランジスタ、１
５０……論理回路部、１５１……相補型インバー
タ。
Claims (1)
- 【特許請求の範囲】 １ ２つのｍビツト２進数（ｍ≧２）ａ＝n 〓i=1
Ai2i-1，ｂ＝n 〓i=1 Bi2i-1及び下位からの桁上げ入力
CINについての並列加算において、（4m＋１）個
の第１導電型トランジスタ群及び（4m＋１）個
の第２導電型トランジスタ群について、 ＋（＋）〔-1 -1＋（-1＋
Bm-1）〔｛……｝〔2 2＋（2＋2）｛1 1＋
（1＋1）IN｝〕……〕〕 及び AmBm＋（Am＋Bm）〔Am-1Bm-1＋（Am-1＋
Bm-1）〔｛……｝〔A2B2＋（A2＋B2）｛A1B1＋
（A1＋B1）CIN｝〕……〕〕 なる理論式で表わされるスイツチ網をそれぞれ形
成し、上記第１導電型トランジスタ群で構成した
スイツチ網の一端に電源の一端部を接続し、上記
第２導電型トランジスタ群で構成したスイツチ網
の一端に上記電源の他端部を接続し、それぞれの
スイツチ網の他端部を互いに接続し該接続端を相
補型インバータの入力に接続し、該インバータの
出力を桁上げ信号とすることを特徴とする桁上げ
先見回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6007983A JPS59186042A (ja) | 1983-04-07 | 1983-04-07 | 桁上げ先見回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6007983A JPS59186042A (ja) | 1983-04-07 | 1983-04-07 | 桁上げ先見回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59186042A JPS59186042A (ja) | 1984-10-22 |
| JPH0348534B2 true JPH0348534B2 (ja) | 1991-07-24 |
Family
ID=13131720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6007983A Granted JPS59186042A (ja) | 1983-04-07 | 1983-04-07 | 桁上げ先見回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59186042A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61240330A (ja) * | 1985-04-18 | 1986-10-25 | Toshiba Corp | 加算回路 |
-
1983
- 1983-04-07 JP JP6007983A patent/JPS59186042A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59186042A (ja) | 1984-10-22 |
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