JPH04227534A - アレイ乗算器 - Google Patents

アレイ乗算器

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JPH04227534A
JPH04227534A JP3128805A JP12880591A JPH04227534A JP H04227534 A JPH04227534 A JP H04227534A JP 3128805 A JP3128805 A JP 3128805A JP 12880591 A JP12880591 A JP 12880591A JP H04227534 A JPH04227534 A JP H04227534A
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signal
input
inverter
multiplier
output
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JP3128805A
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Tai Sato
タイ　サトウ
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、デジタル信号処理及び
同様の適用において使用するデジタル乗算器に関するも
のであり、それは、特に、トランジスタ数が小さい全加
算器セルと小さなダイ面積条件によって特徴付けられる
アレイ乗算器に関するものである。
【０００２】
【従来の技術】デジタル信号処理においては、実行せね
ばならない最も頻繁な演算のうちの一つは二つのデジタ
ル数の乗算である。しばしば、例えば変換を計算する場
合のような複雑な演算を実行する場合には、数百又は数
千の乗算を実行せねばならない。
【０００３】最も基本的なレベルにおいては、被乗数の
各デジッドを乗数の各個別的なデジッドと乗算させるこ
とによって二進乗算を行ない、各この様な乗算は部分積
を形成する。乗数ビットが０である場合には、部分積は
０である。乗数ビットが１である場合には、部分積は被
乗数それ自身である。単一ビットによる乗算においては
、キャリィは発生されない。最小桁ビットで開始し、相
継ぐ部分積が左側へ一つの位置シフトされる。従って、
その結果は部分積の和である。一般的な場合には、その
結果は、キャリィビットの発生に起因して、被乗数ビッ
トとの和よりも１だけ大きなビット数を有する場合があ
る。
【０００４】高速乗算器の構成に関して多大の注意が払
われてきた。この注意は、デジタル数を乗算するための
改良したアルゴリズムを開発することに向けられており
、即ち演算ステップの必要とされる数を少なくしより効
率的なアーキテクチャとすること、及び例えば構成要素
である加算器などのような高速のハードウエアを開発す
ることに向けられている。アーキテクチャに関しては、
乗算器において二つの主要部分が関係しており、即ち内
部（即ち、部分）結果発生器及び部分結果減算メカニズ
ムである。部分的な結果を発生するためのアルゴリズム
は、例えば、簡単なＡＮＤアレイ、ペザリス（Ｐｅｚａ
ｒｉｓ）アレイ、ブース（Ｂｏｏｔｈ）アルゴリズム、
及び修正Ｂｏｏｔｈアルゴリズムなどがある。乗算器の
結果減算部分は、最終的な結果出力を形成するための加
算器からなるアレイを使用し、該アレイの構成は部分結
果発生のために選択されるアルゴリズムに依存する。
【０００５】ほとんどのデジタル乗算器は、ブース（Ｂ
ｏｏｔｈ）アルゴリズムに基づいており（例えば、Ｌ．
Ｒ．　　Ｒａｂｉｎｅｒ及びＢ．　　ＧＯＬＤ共著「デ
ジタル信号処理の理論及び適用（Ｔｈｅｏｒｙ　　ａｎ
ｄ　　Ａｂｂｌｉｃａｔｉｏｎ　　ｏｆＤｉｇｔａｌ　
　Ｓｉｇｎａｌ　　Ｐｒｏｃｅｓｓｉｎｇ）」、プレン
ティスホール出版、１９７５年、５１７−５１８頁に記
載されている）、それは、高速乗算器の実現において主
要な役割を果たしてきた。ブースアルゴリズムの基本的
な概念は、乗算の反復的なシフト及び加算の実行に関す
る個々の反復をスキップすることである。該アルゴリズ
ムは、乗数における０ビットをスキップ（それは、かな
り自明な最適化である）するが、それは、更に、全て１
である連続するビットのシーケンスをもスキップする。 その考え方は、乗数におけるＮ個の１からなるシーケン
スは数値的には２Ｎ−１に等しく、従ってこのシーケン
スによる乗算の効果は、最小桁位置における減算とそれ
に続く左側へのＮ個の位置の加算と同一である。このこ
とは、乗算を、乗数内の１の各連続するストリングに対
して単一の加算と減算とに還元させる。
【０００６】ブースアルゴリズムに基づいた典型的なア
レイ乗算器を図１にブロック図で示してある。被乗数は
Ｘレジスタ１へ供給され、且つ乗数はＹレジスタ２へ供
給される。Ｙレジスタは、ブースデコーダ３へ接続され
ており、ブースデコーダ３は全加算器４のアレイの動作
を制御する。最終結果は、該アレイの右側及び下側に表
われる部分結果に関して演算を行なう一群の加算器によ
って形成される。典型的な二次ブースエンコーダを図２
に示してある。それは、Ｙレジスタから三つの連続する
ビットを受取り、且つ三つの出力信号Ｘ１，Ｘ２，Ｓを
供給する。Ｓ信号は、Ｘ１及びＸ２信号又はそれらの補
元の適宜の一つを使用するか否かを表示する。これらの
信号を使用することについては、本発明に関連して後で
説明する。
【０００７】前述した如く、アレイ４は、一般的には、
１ビット加算器からなる二次元アレイである。例示的な
アレイを図３に示してある。これはクロック動作型論理
システムではないので、入力信号（即ち、乗数及び被乗
数）の印加と出力（即ち、プロダクト乃至は結果又は積
）が得られることとの間にある量の時間が許容されねば
ならない。この時間は、部分和及びキャリィが発生され
且つアレイ内を一つのレベルから別のレベルへ伝搬する
のに有限の時間がかかるという事実の結果である。構成
要素のビルディングブロックは小型で且つ高速であるか
もしれないが、通常多数のビルディングブロックが設け
られている。従って、アレイ性能は、加算器の速度に依
存している。
【０００８】更に、各加算器のダイ面積（従って、その
部品数）及びその電力消費は、全体的なアレイ乗算器と
する場合に、セル数によって掛けられることとなる。従
って、加算器構成における小さな変化であっても、乗算
器の性能に大きな変化を発生させる場合がある。電力消
費及びダイ面積を最小のものとさせることは、集積回路
「チップ」設計者にとって永久的な目標である。高速の
ハードウエアは、電力消費を増加させることが多く、且
つ高速のアルゴリズムとすることは、より多くの演算を
並列的に実行することができるようにするためにより多
くのダイ面積を必要とすることが多い。従って、これら
の拘束条件は互いに矛盾する場合がある。従来技術によ
れば、最も簡単な全ＣＭＯＳブース乗算器セルは、約４
０個のトランジスタを必要とし、且つ９個の大型の導電
性トレースを必要としており、そのことはかなりのダイ
面積を占有することとなる。
【０００９】
【発明が解決しようとする課題】本発明の目的とすると
ころは、改良したデジタル乗算器を提供することである
。本発明の別の目的とするところは、アレイ乗算器用の
改良したＣＭＯＳ全加算器及びセレクタ４０個のトラン
ジスタよりも少ない数のトランジスタを必要とする全加
算器（及びセレクタ）セルを提供することである。本発
明の更に別の目的とするところは、アレイの形態に組立
てられた場合により少ない数のセレクタ回路を必要とし
従って必要とされるダイ面積を小さくした全加算器セル
を提供することである。
【００１０】
【課題を解決するための手段】本発明によれば、和発生
用の２個のＣＭＯＳ等価回路と、２個のパストランジス
タと、同一の選択要素からなるマトリクス、単一ＦＥＴ
スイッチ、及びインバータから構成される乗算器セレク
タと共に使用され、キャリィ発生のためのインバータと
を有するＣＭＯＳアレイ乗算器セルが提供される。前記
選択要素の各々は、ＮチャンネルＦＥＴとＰチャンネル
ＦＥＴと、インバータとから構成されている。各等価回
路は、６個のトランジスタ、即ち４個のＦＥＴ及びイン
バータを使用する。全セル装置数は具体的な適用に従い
、３１乃至３９個のトランジスタである。トランジスタ
の数が減少されることに加えて、該セルは、ダイ面積が
減少されており且つ速度が増加されている。
【００１１】等価回路の各々は、その二つの入力が同一
である場合にのみ論理１出力を発生する。第一等価回路
は、該アレイの同一の行内の直ぐ下の桁のビット位置か
らのキャリィ入力信号を、該セレクタからの乗数信号と
比較する。それは、Ｓｌとラベルの付けられた信号を出
力関数として発生する。第二等価回路は、第一等価回路
からのＳｌ信号を、該アレイの直ぐ前の行における同一
の列（即ち、ビットの桁）位置からの和信号Ｓｉｎの補
元乃至は否定であるＳｉｎ＊と比較する。一般的に、「
＊」は、本明細書においては、論理上の補元を表わすた
めに使用される。第二等価回路の出力は新たな和信号で
あるＳｕｍであって、その信号は次の加算器によって使
用するためにインバータによって反転される。
【００１２】
【実施例】図４を参照すると、スタンダードなブースデ
コーダ（又はエンコーダ）１０、ブース乗算器セクレタ
１２、全加算器アレイ１３から構成される本発明のアレ
イ乗算器をブロック図で示してある。このアレイにおい
て、各加算器は、和発生器１４とキャリィ発生器１６か
ら形成されている。説明の便宜上、ただ一つの加算器（
即ち、１個の和発生器及び１個のキャリィ発生器）のみ
が示されているが、実際には、図３のアレイの如く、複
数個の加算器がアレイ上に配列されているものであるこ
とを理解すべきである。
【００１３】乗算器セレクタ１２をより詳細に図５に示
してある。明らかな如く、該セレクタは、同一の選択要
素２２，２４，２６，２８からなるマトリクスと、単一
のＦＥＴスイッチ３０と、インバータ３２とから構成さ
れている。選択要素の各々は、１個の水平方向入力（図
面上左側から）及び１個の垂直入力（図面上上側から）
を受取る。該選択要素の出力は、ノード３４において共
通接続されており、ＦＥＴ３０のドレインもノード３４
へ接続されている。しかしながら、入力信号ＳＸ２，Ｓ
Ｘ２＊，ＳＸ１，ＳＸ１＊，ＳＯ＊は相互に排他的であ
るので、対応する信号Ｘ２，Ｘ２＊，Ｘ１，Ｘ１＊，Ｖ
ｃｃのうちの一つのみが任意の与えられた時間において
ノード３４へ接続される。
【００１４】選択要素マトリクスの動作を説明するため
に、多少脇道に逸れた説明をすることが効果的である。 図６は、セレクション要素４０を詳細に示している。要
素４０は、ＮチャンネルＦＥＴ４２と、ＰチャンネルＦ
ＥＴ４４と、インバータ４６とから構成されている。Ｆ
ＥＴのドレインは共通接続され且つそれらのソースも共
通接続されている。該インバータの入力端と該Ｎチャン
ネル装置のゲートとは第一入力ノード４８へ接続されて
いる。該インバータの出力端はＰチャンネル装置のゲー
トへ接続されている。該ドレインは第二入力ノード５０
へ接続されている。ノード４８は、選択要素の水平入力
端であり、一方ノード５０は垂直入力端である。該ＦＥ
Ｔのソースはノード５２へ接続されており、ノード５２
は該要素の出力ノードである。ノード４８へ印加される
信号が１である場合、ノード５０における信号は出力ノ
ード５２へフィードスルーされる。そうでない場合には
、出力ノードは「フロート」する。
【００１５】上述した説明を背景として、次に図５を参
照して説明する。選択アレイの動作は、水平方向に印加
される入力信号によって制御されることが理解される。 入力ＳＸ２（即ち、信号Ｘ２とＡＮＤ処理されたブース
エンコーダからのブースセレクタ出力信号Ｓ）は要素２
２を制御し、入力ＳＸ２＊は要素２４を制御し、入力Ｓ
Ｘ１は要素２６を制御し、入力ＳＸ２＊は要素２８を制
御し、且つ入力Ｓ０＊はトランジスタ３０を制御する。 水平入力端に１を印加することによってターンオンされ
ると、要素２２は、入力信号Ｘ２をノード３４へ供給す
る。同様に、要素２４は相補的入力Ｘ２＊を供給し、要
素２６は入力Ｘ１を供給し、且つ要素２８は相補的入力
Ｘ１＊を供給する。「加算１」演算がブースエンコーダ
によって示される場合には、入力Ｘ１は高（即ち、１）
である。「加算２」演算が表示される場合には、入力Ｘ
２は高である。２を減算するために入力Ｘ２＊が選択さ
れ、且つ１を減算するために入力Ｘ１＊が選択される。 ０を加算するためにＶｃｃが選択される。この点につい
ては次の表Ｉを参照するとよい。
【００１６】 ブースデコーダにおいては、セル当りのトランジスタ数
は、信号ＳＸ２，ＳＸ２＊，ＳＸ１，ＳＸ１＊の非補元
及び補元の両方を与えることによって減少させることが
可能である。その場合、図６のインバータ４６を省略す
ることが可能である。
【００１７】和発生器１４を図７により詳細にブロック
図で示してある。図示した如く、この和発生器は、２個
の同一の２入力１ビット等価回路６２及び６４と、好適
には、インバータ６６とを有している。各等価回路は、
その二つの入力が同一である場合にのみ、論理１出力を
発生する。第一等価回路６２は、該アレイの同一の行内
の直ぐ下の桁のビット位置からのキャリィ入力信号Ｃｉ
ｎを、セレクタ１２からの乗数（Ｍ）信号と比較する。 それにより、出力関数として、Ｓｌとラベルの付けられ
た信号が発生される。更に、Ｍ入力の補元であるＭ＊も
供給される。第二等価回路６４は、第一等価回路６２か
らのＳｌ信号を、該アレイの直ぐ前の行内の同一の列（
即ち、ビットの桁）位置からの和信号Ｓｉｎの補元乃至
は否定であるＳｉｎ＊と比較する。この第二等価回路の
出力は、新たな和信号Ｓｕｍであって、その信号は次の
加算器によって使用するためにインバータ６６によって
反転される。更に、等価回路６４は、Ｓｌ＊信号を供給
する。この後者の信号はキャリィ発生器において使用さ
れるので便利であり、そのことは図１１に示してあり後
に説明する。
【００１８】図８及び１０を参照すると、和発生器を構
成するために使用される等価回路に対する二つの例示的
な実施例が示されている。等価回路の二つの入力は任意
的にＶ及びＷとしてラベルが付けられており、且つ出力
信号はＶ＝Ｗとしてラベルが付けられている。図８に示
した等価回路は、ＣＭＯＳ技術で製造するのに有用であ
る。それは、４個のＦＥＴ７２，７４，７６，７８と、
インバータ８２とを使用している。ＦＥＴ７２及び７６
はＰチャンネル装置であり、一方ＦＥＴ７４及び７８は
Ｎチャンネル装置である。一対のＦＥＴ７２，７４は、
通常、パストランジスタ乃至はトランスミッションゲー
トと呼ばれる。注意すべきことであるが、トランジスタ
７２及び７４が相補的に駆動されることを確保するイン
バータ８２は、構成要素又はダイ面積において何ら付加
的な犠牲を払うことなしにＷ＊出力を供給する。このイ
ンバータに対して二つのトランジスタが設けられると仮
定すると、この回路は単に６個のトランジスタを有する
に過ぎない。
【００１９】図９は、図８の等価回路の動作を示した自
明な表である。図１０に示した回路は、ＮＭＯＳ製造技
術において使用される。それは、３個のトランジスタ８
４，８６，８８を使用するに過ぎないが、低レベルの信
号が前段の出力によって駆動され、且つそれがトランジ
スタ８６を介してＤＣパワーを消費するという欠点を有
している。
【００２０】理解される如く、このキャリィ発生器は、
単に４個のトランジスタ（即ち、２個のパストランジス
タ）とインバータを必要とするに過ぎない。ＦＥＴ９２
及び９４はＰチャンネル装置であり、一方ＦＥＴ９６及
び９８はＮチャンネル装置である。ＦＥＴ９２及び９８
のゲートはＳｌ信号を受取るべく接続されており、一方
ＦＥＴ９４及び９６のゲートはＳｌ＊信号を受取るべく
接続されている。これらのトランジスタの全てのドレイ
ンは共通接続されており且つインバータ１００の入力端
へ接続されている。ＦＥＴ９２及び９６のソースはＭ＊
信号を受取るべく共通的に接続されており、一方ＦＥＴ
９４及び９８のソースはＳｉｎ＊信号を受取るべく共通
接続されている。この段のキャリィ出力信号Ｃｏｕｔは
インバータ１００の出力端に表われる。
【００２１】理解される如く、本乗算器セルの構成要素
であるトランジスタの総数は以下の如くである。
【００２２】従って、この構成は、１６ビット×１６ビ
ット乗算に対して単に約２０ｎｓ（最大）を必要とする
に過ぎず且つセル当り単に約４乃至１０個のトランジス
タを使用するに過ぎない乗算器アレイの構成とすること
を可能としている。従って、ダイ面積が減少され且つ電
力消費も減少される。ダイ面積におけるさらなる減少は
、本回路はトランジスタ間に必要とされるメタル接続の
数が少なくなり且つ小型化されるトポロジーレイアウト
を可能とするという事実によってもたらされる。本回路
は、更に、ＣＭＯＳを基本としており、且つ電圧のフル
スイングで動作するので、より広い雑音余裕を確保して
いる。更に、完全にバッファされた回路であるので、信
号の減衰を発生することはない。
【００２３】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論である
。
【図面の簡単な説明】
【図１】　　ブースアルゴリズムに基づいた従来のアレ
イ乗算器のブロック図。
【図２】　　効率的なアレイ乗算器を提供するために本
発明と共に使用することが可能な典型的な従来のブース
エンコーダの概略回路図。
【図３】　　図１に示したようなアレイ乗算器において
使用する全加算器アレイの概略図。
【図４】　　本発明の一実施例に基づいて構成されたア
レイ乗算器の概略図。
【図５】　　図４のブースセレクタの概略回路図。
【図６】　　図５のセレクタにおいて使用される撰択要
素のより詳細な概略回路図。
【図７】　　本発明に基づく全加算器の和発生器の概略
回路図。
【図８】　　図７の和発生器において使用する本発明に
基づく等価回路の第一（即ち、ＣＭＯＳ）実施例の概略
回路図。
【図９】　　図８の回路の動作を説明する説明図。
【図１０】　　図７の和発生器において使用するための
本発明に基づく等価回路の第二（即ち、ＮＭＯＳ）実施
例の概略回路図。
【図１１】　　本発明に基づく全加算器のキャリィ発生
器の概略回路図。
【符号の説明】
１０　　ブースデコーダ １２　　ブース乗算器セレクタ １３　　全加算器アレイ １４　　和発生器 １６　　キャリィ発生器

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】　　全加算器セルのアレイと、デコーダと
    乗算器セレクタとを使用し各全加算器セルが和発生器手
    段とキャリィ発生器手段とを具備するアレイ乗算器にお
    いて、（ａ）前記和発生器が二つの入力が同一の値の論
    理信号を受取る場合に所定状態での論理信号を発生する
    ための第一及び第二の実質的に同一な２入力１ビット等
    価回路手段を具備しており、（ｂ）前記第一等価回路が
    その第一入力端において前記アレイの同一の行内の直ぐ
    桁下のビット位置からキャリィ入力信号を受取ると共に
    その第二入力端において前記セレクタからの乗算器信号
    を受取り且つ「Ｓｌ」とラベルの付けた信号を出力関数
    として発生し、（ｃ）前記第二等価回路がその第一入力
    端において前記第一等価回路からのＳｌ信号を受取ると
    共にその第二入力端において前記アレイの直ぐ前に先行
    する行内の同一の列（即ち、ビット桁）からの和信号Ｓ
    ｉｎの補元乃至は否定であるＳｉｎ＊を受取り且つ新た
    な和信号Ｓｕｍを出力関数として発生する、ことを特徴
    とする乗算器。
  2. 【請求項２】　　請求項１において、前記第一及び第二
    等価回路が６個のトランジスタを具備するＣＭＯＳ回路
    であって、前記トランジスタが、（ａ）２個のトランジ
    スタがインバータとして接続されており、前記インバー
    タの入力端は前記等価回路の第一入力ノードへ接続され
    ており、（ｂ）第三ＦＥＴのソース電極が第二入力ノー
    ドへ接続されており、そのドレイン電極が前記等価回路
    の出力ノードへ接続されており、且つそのゲート電極が
    前記インバータの出力端へ接続されており、（ｃ）第四
    ＦＥＴのソース電極が前記第二入力ノードへ接続されて
    おり、そのドレイン電極が前記出力ノードへ接続されて
    おり、且つそのゲート電極が前記第一入力ノードへ接続
    されており、（ｄ）第五ＦＥＴのドレイン電極が前記イ
    ンバータの出力端へ接続されており、そのゲート電極が
    前記第二入力ノードへ接続されており、且つそのソース
    電極が前記出力ノードへ接続されており、（ｅ）第六Ｆ
    ＥＴのドレイン電極が前記第一入力ノードヘ接続されて
    おり、そのゲート電極が前記第二入力ノードへ接続され
    ており、且つそのソース電極が前記出力ノードへ接続さ
    れている、ことを特徴とする乗算器。
  3. 【請求項３】　　請求項２において、前記第三及び第五
    ＦＥＴがＰチャンネル装置であり、且つ前記第四及び第
    六ＦＥＴがＮチャンネル装置であることを特徴とする乗
    算器。
  4. 【請求項４】　　請求項１において、前記第一及び第二
    等価回路が３個のトランジスタを具備するＮＭＯＳ回路
    であって、（ａ）第一ＮチャンネルＦＥＴのドレイン電
    極が第一入力ノードへ接続されており、そのゲート電極
    が第二入力ノードへ接続されており、且つそのソース電
    極が出力ノードへ接続されており、（ｂ）第二Ｎチャン
    ネルＦＥＴのドレイン電極が第二入力ノードへ接続され
    ており、そのゲート電極が第一入力ノードへ接続されて
    おり且つそのソース電極が前記出力ノードへ接続されて
    おり、（ｃ）第三デプリションモードＦＥＴのドレイン
    電極が供給電圧へ接続されており、そのゲート及びソー
    ス電極が前記出力ノードへ接続されている、ことを特徴
    とする乗算器。
  5. 【請求項５】　　請求項１又は２において、前記キャリ
    ィ発生器手段が、（ａ）インバータを有しており、（ｂ
    ）第一パストランジスタを有しており、前記第一パスト
    ランジスタのドレイン電極は前記乗算器信号の補元を受
    取るべく接続されており、そのソース電極は前記インバ
    ータの入力端へ接続されており、そのＰチャンネルゲー
    トはＳｌ信号を受取るべく接続されており、且つそのＮ
    チャンネルゲートはＳｌ信号の補元を受取るべく接続さ
    れており、（ｃ）第二パストランジスタを有しており、
    前記第二パストランジスタのドレイン電極はＳｉｎ信号
    の補元を受取るべく接続されており、そのソース電極は
    前記インバータの入力端へ接続されており、そのＮチャ
    ンネルゲートはＳｌ信号を受取るべく接続されており、
    且つそのＰチャンネルゲートはＳｌ信号の補元を受取る
    べく接続されており、キャリィ出力信号が前記インバー
    タの前記出力端に表われる、ことを特徴とする乗算器。
  6. 【請求項６】　　全加算器セルのアレイと、デコーダと
    乗算器セレクタとを使用し、各全加算器セルが和発生器
    手段とキャリィ発生器手段とを具備するアレイ乗算器に
    おいて、（ａ）前記乗算器セレクタが、実質的に同一の
    選択要素からなるマトリクスと、ＦＥＴスイッチと、イ
    ンバータとを具備しており、（ｂ）前記選択要素の各々
    が第一、即ち水平、入力信号と第二、即ち垂直、入力信
    号を受取り且つ出力信号を供給し、その場合に、（１）
    前記水平入力信号が１である場合には、前記垂直入力信
    号が出力信号として供給され、且つ（２）前記水平入力
    信号が０である場合には、前記出力ノードがフロートし
    、（ｃ）前記ＦＥＴスイッチのゲートがＳ０＊と指定し
    た選択信号を受取り且つ前記ＦＥＴスイッチのソースが
    論理「１」信号の供給源へ接続されており、（ｄ）前記
    選択要素の出力ノード及び前記ＦＥＴスイッチのドレイ
    ンが共通接続されると共に前記インバータの入力端へ接
    続されており、前記セレクタの出力が前記インバータに
    よって供給される、ことを特徴とするアレイ乗算器。
  7. 【請求項７】　　請求項６において、前記選択要素の各
    々がパストランジスタとインバータとを具備することを
    特徴とするアレイ乗算器。
JP3128805A 1990-03-16 1991-03-15 アレイ乗算器 Pending JPH04227534A (ja)

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