JPH0348720Y2 - - Google Patents
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- JPH0348720Y2 JPH0348720Y2 JP18764284U JP18764284U JPH0348720Y2 JP H0348720 Y2 JPH0348720 Y2 JP H0348720Y2 JP 18764284 U JP18764284 U JP 18764284U JP 18764284 U JP18764284 U JP 18764284U JP H0348720 Y2 JPH0348720 Y2 JP H0348720Y2
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- Japan
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- input
- counters
- pulse train
- signals
- signal
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- 238000012423 maintenance Methods 0.000 description 1
Landscapes
- Arrangements For Transmission Of Measured Signals (AREA)
Description
【考案の詳細な説明】
（産業上の利用分野）
本考案は、パルス列信号を入力とするパルス列
信号回路に関するものである。[Detailed Description of the Invention] (Industrial Application Field) The present invention relates to a pulse train signal circuit that receives a pulse train signal as input.
（従来の技術）
振動式のセンサやオーバル式の流量計あるいは
渦流量計は、温度，圧力，流量等のプロセス量を
パルス列信号としてプロセスフイールドより伝送
するものである。これらの伝送器からのパルス列
信号は、通常カウンタに入力され、単位時間当り
のパルス数が計数され、その値がコンピユータ等
の信号処理装置に与えられるようになつている。(Prior Art) A vibration type sensor, an oval type flowmeter, or a vortex flowmeter transmits process quantities such as temperature, pressure, and flow rate from a process field as a pulse train signal. Pulse train signals from these transmitters are usually input to a counter, the number of pulses per unit time is counted, and the value is given to a signal processing device such as a computer.
（考案が解決しようとする問題点）
このような構成の従来装置においては、カウン
タが故障したり、入力回路の他の部分が故障した
場合、それを確実に知ることはできず、信頼性の
面で問題であつた。(Problem to be solved by the invention) In conventional devices with such a configuration, if the counter breaks down or other parts of the input circuit break down, it cannot be known with certainty, and reliability is compromised. It was a problem in terms of
本考案は、従来技術におけるこのような問題点
に鑑みてなされたもので、その目的は、簡単な構
成で、信頼性の高いパルス列信号入力回路を実現
することにある。 The present invention was devised in view of these problems in the prior art, and its purpose is to realize a highly reliable pulse train signal input circuit with a simple configuration.
（問題点を解決するための手段）
前記した問題点を解決する本考案は、
伝送器かのパルス列信号を並列的に入力する第
１，第２の入力回路と、この第１，第２の入力回
路からの信号を入力し両信号を比較する手段を含
む信号処理回路とを備え、前記第１，第２の入力
回路は同一回路構成であつて、パルス列信号を並
列的に入力し計数する第１，第２のカウンタと、
この第１，第２のカウンタの各計数値を読込む手
段と、読込んだ計数値を比較する手段と、比較結
果に基づきエラー信号あるいは前記第１，第２の
カウンタの計数値のいずれかを出力する手段を含
んで構成されることを特徴とするものである。(Means for Solving the Problems) The present invention for solving the above-mentioned problems consists of first and second input circuits that input pulse train signals from a transmitter in parallel; and a signal processing circuit including means for inputting a signal from an input circuit and comparing both signals, the first and second input circuits having the same circuit configuration, and inputting and counting pulse train signals in parallel. first and second counters;
A means for reading each count value of the first and second counters, a means for comparing the read count values, and an error signal or a count value of the first and second counters based on the comparison result. The present invention is characterized in that it is configured to include means for outputting.
（実施例）
第１図は、本考案に係る装置の一例を示す構成
ブロツク図である。図において、１１，１２，…
１ｎはいずれもフイールドに設置された伝送器
で、ここからはパルス列信号が伝送されてくる。
２ａ，２ｂは各伝送器からのパルス列信号をそれ
ぞれ並列的に入力する第１，第２の入力回路、３
はこれらの入力回路からの信号が印加される信号
処理回路である。(Embodiment) FIG. 1 is a block diagram showing an example of a device according to the present invention. In the figure, 11, 12,...
1n is a transmitter installed in the field, from which a pulse train signal is transmitted.
2a and 2b are first and second input circuits that respectively input pulse train signals from each transmitter in parallel; 3;
is a signal processing circuit to which signals from these input circuits are applied.
第１，第２の入力回路２ａ，にｂはいずれも同
じ構成となつている。これらの各入力回路におい
て、Ｃ１ａ，Ｃ１ｂ伝送器１１からのパルス列信
号を計数する第１，第２のカウンタ、Ｃ２ａ，Ｃ
２ｂは伝送器１２からのパルス列信号を計数する
第１，第２のカウンタ、Cna，Cnbは伝送器１ｎ
からのパルス列信号を計数する第１，第２のカウ
ンタである。 Both the first and second input circuits 2a and 2b have the same configuration. In each of these input circuits, first and second counters, C2a and C2a, which count the pulse train signals from the C1a and C1b transmitters 11, are provided.
2b is the first and second counter that counts the pulse train signal from the transmitter 12, and Cna and Cnb are the transmitter 1n.
These are first and second counters that count pulse train signals from.
DBはデータバス、CPはデータバスDBを介し
て各カウンタからの計数値を入力するマイクロプ
ロセツサで、信号処理回路３とデータの授受を行
なえるよう構成されている。このマイクロプロセ
ツサCPは、第１、第２のカウンタの値を読込む
手段（機能）２１と、読み込んだ第１，第２のカ
ウンタの値を比較する手段２２と、比較した結果
を判断し、この判断結果に基づき、エラー信号あ
るいは第１又は第２のカウンタの計数値を出力す
る手段２３とを含んでいる。また、信号処理回路
３は、第１，第２の入力回路２ａ，２ｂからの信
号を比較する手段３１を含んでいる。 DB is a data bus, and CP is a microprocessor that inputs count values from each counter via the data bus DB, and is configured to be able to exchange data with the signal processing circuit 3. This microprocessor CP includes a means (function) 21 for reading the values of the first and second counters, a means 22 for comparing the read values of the first and second counters, and a means for determining the comparison results. , and means 23 for outputting an error signal or a count value of the first or second counter based on the determination result. The signal processing circuit 3 also includes means 31 for comparing the signals from the first and second input circuits 2a and 2b.
このように構成した装置の動作を次に説明す
る。各伝送器１１，１２，…１ｎからの各パルス
列信号は、それぞれ第１，第２の入力回路に並列
的に印加され、各入力回路における第１，第２の
カウンタＣ１ａ，Ｃ１ｂ……Cna，Cnbで計算さ
れる。 The operation of the apparatus configured in this way will be explained next. Each pulse train signal from each transmitter 11, 12,...1n is applied in parallel to the first and second input circuits, respectively, and the first and second counters C1a, C1b...Cna, Calculated in Cnb.
即ち、各入力回路２ａ，２ｂにおける第１，第
２のカウンタＣ１ａ，Ｃ１ｂにはそれぞれ伝送器
１１からの同じパルス列信号が印加され、従つ
て、第１、第２のカウンタＣ１ａ，Ｃ１ｂがいず
れも正常な動作をしているものとすれば、第１，
第２の入力回路において、第１、第２のカウンタ
の計数値はいずれも同じ値となる。他の伝送器か
らのパルス列信号が印加される第１，第２のカウ
ンタの計数値についても同様である。 That is, the same pulse train signal from the transmitter 11 is applied to the first and second counters C1a and C1b in each input circuit 2a and 2b, respectively, so that both the first and second counters C1a and C1b are Assuming that it is operating normally, the first
In the second input circuit, the counts of the first and second counters are both the same value. The same applies to the counts of the first and second counters to which pulse train signals from other transmitters are applied.
第１，第２の入力回路２ａ，２ｂにおいて、各
マイクロプロセツサCPは、第２図のフローチヤ
ートに示すような動作を実行する。すなわち、は
じめに、第１，第２のカウンタＣ１ａ，Ｃ１ｂ，
Ｃ２ａ，Ｃ２ｂ……Cna，Cnbの計数値D1，D2を
順次定周期で信号読込み手段２１によつて読込
み、次に、比較手段２２によつて読込んだ計数値
D1，D2を比較する。判断手段２３は、この比較
結果を判断し、｜D1D2｜≧２である場合、第１，
第２のカウンタＣ１ａ，Ｃ１ｂのいずれかが異常
動作をしているものとし、エラー信号を信号処理
回路３に出力する。また、｜D1−D2｜＜２で在る
場合、第１，第２のカウンタＣ１ａ，Ｃ１ｂは、
いずれも正常動作をしているものとし、第１又は
第２のカウンタＣ１ａ又はＣ１ｂの計数値D1，
D2のいずれかを信号処理回路３に出力する。 In the first and second input circuits 2a and 2b, each microprocessor CP executes operations as shown in the flowchart of FIG. That is, first, the first and second counters C1a, C1b,
C2a, C2b...The count values D 1 and D 2 of Cna and Cnb are sequentially read at a fixed period by the signal reading means 21, and then the count values read by the comparison means 22.
Compare D 1 and D 2 . The determining means 23 determines the comparison result, and if |D 1 D 2 |≧2, the first,
It is assumed that one of the second counters C1a and C1b is operating abnormally, and an error signal is output to the signal processing circuit 3. Moreover, when |D 1 −D 2 |<2, the first and second counters C1a and C1b are
It is assumed that both are operating normally, and the count value D 1 of the first or second counter C1a or C1b,
D 2 is output to the signal processing circuit 3.
ここで、エラー信号を出力する条件として、｜
D1−D2｜≧２としてあるのは、第１のカウンタ
と第２のカウンタとにおいて、パルス列信号を読
込むタイミングに差が生じて、これら各カウンタ
が正常な動作をしていても、計数値に１パルスの
差が生ずることがあり得ることを想定したもので
ある。 Here, as a condition for outputting an error signal, |
D 1 −D 2 |≧2 is stated because there is a difference in the timing of reading the pulse train signal between the first counter and the second counter, and even if each of these counters is operating normally, This is based on the assumption that a difference of one pulse may occur in the counted values.
信号処理回路３は、第１、第２の入力回路にお
けるマイクロプロセツサCPからの信号を受け、
この信号がエラー信号である場合、エラー信号を
出力した入力回路のメンテナンスを、図示してな
い表示手段等によつてオペレータに伝える。ま
た、D1又はD2の信号である場合、第１，第２の
入力回路２ａ、２ｂからの対応する信号同志を比
較手段３１によつて比較し、これらのデータがほ
ぼ同じ値をとる場合、そのデータを信号処理に利
用する。ほぼ同じ値をとらない場合、第１，第２
の入力回路のいずれかが異常動作しているとし、
その旨を表示手段等によつてオペレータに伝え
る。 The signal processing circuit 3 receives signals from the microprocessor CP in the first and second input circuits,
If this signal is an error signal, maintenance of the input circuit that outputs the error signal is notified to the operator by display means (not shown) or the like. In addition, when the signal is D 1 or D 2 , the corresponding signals from the first and second input circuits 2a and 2b are compared by the comparison means 31, and when these data take approximately the same value. , and use that data for signal processing. If the values are not almost the same, the first and second
Suppose that one of the input circuits of is malfunctioning,
This information is communicated to the operator through display means or the like.
（考案の効果）
以上説明したように、本考案に係る装置におい
ては、ひとつの伝送端からのパルス列信号を、合
計で４個のカウンタに並列して入力させるように
し、それぞれの計数値を入力回路内及び信号処理
回路内において、順次比較するようにしたもの
で、カウンタが故障したり、入力回路が故障した
場合を確実に知ることができる。従つて本考案に
よれば、信頼性の高いパルス列信号入力回路が実
現できる。(Effects of the invention) As explained above, in the device according to the invention, the pulse train signal from one transmission end is inputted in parallel to a total of four counters, and each count value is inputted. By sequentially comparing the circuits and the signal processing circuits, it is possible to reliably know if a counter has failed or if an input circuit has failed. Therefore, according to the present invention, a highly reliable pulse train signal input circuit can be realized.
第１図は本考案に係る装置の一例を示す構成ブ
ロツク図、第２図は入力回路内のマイクロプロセ
ツサが行なう動作の一例を示すフローチヤートで
ある。
１１，１２，…１ｎ…伝送器、２ａ，２ｂ…入
力回路、Ｃ１ａ，Ｃ１ｂ……Cna，Cnb…カウン
タ、CP…マイクロプロセツサ、３…信号処理回
路。
FIG. 1 is a block diagram showing an example of a device according to the present invention, and FIG. 2 is a flowchart showing an example of operations performed by a microprocessor in an input circuit. 11, 12,...1n...Transmitter, 2a, 2b...Input circuit, C1a, C1b...Cna, Cnb...Counter, CP...Microprocessor, 3...Signal processing circuit.
Claims (1)
第１，第２の入力回路と、この第１，第２の入力
回路からの信号を入力し両信号を比較する手段を
含む信号処理回路とを備え、前記第１，第２の入
力回路は同一回路構成であつて、パルス列信号を
並列的に入力し計数する第１，第２のカウンタ
と、この第１，第２のカウンタの各計数値を読込
む手段と、読込んだ計数値を比較する手段と、比
較結果に基づきエラー信号あるいは前記第１，第
２のカウンタの計数値のいずれかを出力する手段
を含んで構成されることを特徴とするパルス列信
号入力回路。 A signal processing circuit including first and second input circuits that input pulse train signals from the transmitter in parallel, and means for inputting the signals from the first and second input circuits and comparing both signals. The first and second input circuits have the same circuit configuration, and include first and second counters that input and count pulse train signals in parallel, and respective count values of the first and second counters. , means for comparing the read count values, and means for outputting either an error signal or the count values of the first and second counters based on the comparison result. Characteristic pulse train signal input circuit.
Priority Applications (1)
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|---|---|---|---|
| JP18764284U JPH0348720Y2 (en) | 1984-12-11 | 1984-12-11 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP18764284U JPH0348720Y2 (en) | 1984-12-11 | 1984-12-11 |
Publications (2)
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| JPS61103796U JPS61103796U (en) | 1986-07-02 |
| JPH0348720Y2 true JPH0348720Y2 (en) | 1991-10-17 |
Family
ID=30745104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18764284U Expired JPH0348720Y2 (en) | 1984-12-11 | 1984-12-11 |
Country Status (1)
| Country | Link |
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| JP (1) | JPH0348720Y2 (en) |
Families Citing this family (4)
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|---|---|---|---|---|
| JPH0767081B2 (en) * | 1988-10-31 | 1995-07-19 | 山武ハネウエル株式会社 | Pulse counting circuit diagnosis method |
| JP4909507B2 (en) * | 2004-11-11 | 2012-04-04 | 横河電機株式会社 | Pulse input circuit diagnostic method and diagnostic apparatus |
| JP5481836B2 (en) * | 2008-11-05 | 2014-04-23 | 日本電気株式会社 | Counter circuit and counter circuit control method |
| JP5140556B2 (en) * | 2008-11-11 | 2013-02-06 | 東光東芝メーターシステムズ株式会社 | Weighing system |
-
1984
- 1984-12-11 JP JP18764284U patent/JPH0348720Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
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| JPS61103796U (en) | 1986-07-02 |
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