JPH0348720Y2 - - Google Patents
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- Publication number
- JPH0348720Y2 JPH0348720Y2 JP18764284U JP18764284U JPH0348720Y2 JP H0348720 Y2 JPH0348720 Y2 JP H0348720Y2 JP 18764284 U JP18764284 U JP 18764284U JP 18764284 U JP18764284 U JP 18764284U JP H0348720 Y2 JPH0348720 Y2 JP H0348720Y2
- Authority
- JP
- Japan
- Prior art keywords
- input
- counters
- pulse train
- signals
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000013256 coordination polymer Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
Landscapes
- Arrangements For Transmission Of Measured Signals (AREA)
Description
【考案の詳細な説明】
（産業上の利用分野）
本考案は、パルス列信号を入力とするパルス列
信号回路に関するものである。
信号回路に関するものである。
（従来の技術）
振動式のセンサやオーバル式の流量計あるいは
渦流量計は、温度，圧力，流量等のプロセス量を
パルス列信号としてプロセスフイールドより伝送
するものである。これらの伝送器からのパルス列
信号は、通常カウンタに入力され、単位時間当り
のパルス数が計数され、その値がコンピユータ等
の信号処理装置に与えられるようになつている。
渦流量計は、温度，圧力，流量等のプロセス量を
パルス列信号としてプロセスフイールドより伝送
するものである。これらの伝送器からのパルス列
信号は、通常カウンタに入力され、単位時間当り
のパルス数が計数され、その値がコンピユータ等
の信号処理装置に与えられるようになつている。
（考案が解決しようとする問題点）
このような構成の従来装置においては、カウン
タが故障したり、入力回路の他の部分が故障した
場合、それを確実に知ることはできず、信頼性の
面で問題であつた。
タが故障したり、入力回路の他の部分が故障した
場合、それを確実に知ることはできず、信頼性の
面で問題であつた。
本考案は、従来技術におけるこのような問題点
に鑑みてなされたもので、その目的は、簡単な構
成で、信頼性の高いパルス列信号入力回路を実現
することにある。
に鑑みてなされたもので、その目的は、簡単な構
成で、信頼性の高いパルス列信号入力回路を実現
することにある。
（問題点を解決するための手段）
前記した問題点を解決する本考案は、
伝送器かのパルス列信号を並列的に入力する第
１，第２の入力回路と、この第１，第２の入力回
路からの信号を入力し両信号を比較する手段を含
む信号処理回路とを備え、前記第１，第２の入力
回路は同一回路構成であつて、パルス列信号を並
列的に入力し計数する第１，第２のカウンタと、
この第１，第２のカウンタの各計数値を読込む手
段と、読込んだ計数値を比較する手段と、比較結
果に基づきエラー信号あるいは前記第１，第２の
カウンタの計数値のいずれかを出力する手段を含
んで構成されることを特徴とするものである。
１，第２の入力回路と、この第１，第２の入力回
路からの信号を入力し両信号を比較する手段を含
む信号処理回路とを備え、前記第１，第２の入力
回路は同一回路構成であつて、パルス列信号を並
列的に入力し計数する第１，第２のカウンタと、
この第１，第２のカウンタの各計数値を読込む手
段と、読込んだ計数値を比較する手段と、比較結
果に基づきエラー信号あるいは前記第１，第２の
カウンタの計数値のいずれかを出力する手段を含
んで構成されることを特徴とするものである。
（実施例）
第１図は、本考案に係る装置の一例を示す構成
ブロツク図である。図において、１１，１２，…
１ｎはいずれもフイールドに設置された伝送器
で、ここからはパルス列信号が伝送されてくる。
２ａ，２ｂは各伝送器からのパルス列信号をそれ
ぞれ並列的に入力する第１，第２の入力回路、３
はこれらの入力回路からの信号が印加される信号
処理回路である。
ブロツク図である。図において、１１，１２，…
１ｎはいずれもフイールドに設置された伝送器
で、ここからはパルス列信号が伝送されてくる。
２ａ，２ｂは各伝送器からのパルス列信号をそれ
ぞれ並列的に入力する第１，第２の入力回路、３
はこれらの入力回路からの信号が印加される信号
処理回路である。
第１，第２の入力回路２ａ，にｂはいずれも同
じ構成となつている。これらの各入力回路におい
て、Ｃ１ａ，Ｃ１ｂ伝送器１１からのパルス列信
号を計数する第１，第２のカウンタ、Ｃ２ａ，Ｃ
２ｂは伝送器１２からのパルス列信号を計数する
第１，第２のカウンタ、Cna，Cnbは伝送器１ｎ
からのパルス列信号を計数する第１，第２のカウ
ンタである。
じ構成となつている。これらの各入力回路におい
て、Ｃ１ａ，Ｃ１ｂ伝送器１１からのパルス列信
号を計数する第１，第２のカウンタ、Ｃ２ａ，Ｃ
２ｂは伝送器１２からのパルス列信号を計数する
第１，第２のカウンタ、Cna，Cnbは伝送器１ｎ
からのパルス列信号を計数する第１，第２のカウ
ンタである。
DBはデータバス、CPはデータバスDBを介し
て各カウンタからの計数値を入力するマイクロプ
ロセツサで、信号処理回路３とデータの授受を行
なえるよう構成されている。このマイクロプロセ
ツサCPは、第１、第２のカウンタの値を読込む
手段（機能）２１と、読み込んだ第１，第２のカ
ウンタの値を比較する手段２２と、比較した結果
を判断し、この判断結果に基づき、エラー信号あ
るいは第１又は第２のカウンタの計数値を出力す
る手段２３とを含んでいる。また、信号処理回路
３は、第１，第２の入力回路２ａ，２ｂからの信
号を比較する手段３１を含んでいる。
て各カウンタからの計数値を入力するマイクロプ
ロセツサで、信号処理回路３とデータの授受を行
なえるよう構成されている。このマイクロプロセ
ツサCPは、第１、第２のカウンタの値を読込む
手段（機能）２１と、読み込んだ第１，第２のカ
ウンタの値を比較する手段２２と、比較した結果
を判断し、この判断結果に基づき、エラー信号あ
るいは第１又は第２のカウンタの計数値を出力す
る手段２３とを含んでいる。また、信号処理回路
３は、第１，第２の入力回路２ａ，２ｂからの信
号を比較する手段３１を含んでいる。
このように構成した装置の動作を次に説明す
る。各伝送器１１，１２，…１ｎからの各パルス
列信号は、それぞれ第１，第２の入力回路に並列
的に印加され、各入力回路における第１，第２の
カウンタＣ１ａ，Ｃ１ｂ……Cna，Cnbで計算さ
れる。
る。各伝送器１１，１２，…１ｎからの各パルス
列信号は、それぞれ第１，第２の入力回路に並列
的に印加され、各入力回路における第１，第２の
カウンタＣ１ａ，Ｃ１ｂ……Cna，Cnbで計算さ
れる。
即ち、各入力回路２ａ，２ｂにおける第１，第
２のカウンタＣ１ａ，Ｃ１ｂにはそれぞれ伝送器
１１からの同じパルス列信号が印加され、従つ
て、第１、第２のカウンタＣ１ａ，Ｃ１ｂがいず
れも正常な動作をしているものとすれば、第１，
第２の入力回路において、第１、第２のカウンタ
の計数値はいずれも同じ値となる。他の伝送器か
らのパルス列信号が印加される第１，第２のカウ
ンタの計数値についても同様である。
２のカウンタＣ１ａ，Ｃ１ｂにはそれぞれ伝送器
１１からの同じパルス列信号が印加され、従つ
て、第１、第２のカウンタＣ１ａ，Ｃ１ｂがいず
れも正常な動作をしているものとすれば、第１，
第２の入力回路において、第１、第２のカウンタ
の計数値はいずれも同じ値となる。他の伝送器か
らのパルス列信号が印加される第１，第２のカウ
ンタの計数値についても同様である。
第１，第２の入力回路２ａ，２ｂにおいて、各
マイクロプロセツサCPは、第２図のフローチヤ
ートに示すような動作を実行する。すなわち、は
じめに、第１，第２のカウンタＣ１ａ，Ｃ１ｂ，
Ｃ２ａ，Ｃ２ｂ……Cna，Cnbの計数値D1，D2を
順次定周期で信号読込み手段２１によつて読込
み、次に、比較手段２２によつて読込んだ計数値
D1，D2を比較する。判断手段２３は、この比較
結果を判断し、｜D1D2｜≧２である場合、第１，
第２のカウンタＣ１ａ，Ｃ１ｂのいずれかが異常
動作をしているものとし、エラー信号を信号処理
回路３に出力する。また、｜D1−D2｜＜２で在る
場合、第１，第２のカウンタＣ１ａ，Ｃ１ｂは、
いずれも正常動作をしているものとし、第１又は
第２のカウンタＣ１ａ又はＣ１ｂの計数値D1，
D2のいずれかを信号処理回路３に出力する。
マイクロプロセツサCPは、第２図のフローチヤ
ートに示すような動作を実行する。すなわち、は
じめに、第１，第２のカウンタＣ１ａ，Ｃ１ｂ，
Ｃ２ａ，Ｃ２ｂ……Cna，Cnbの計数値D1，D2を
順次定周期で信号読込み手段２１によつて読込
み、次に、比較手段２２によつて読込んだ計数値
D1，D2を比較する。判断手段２３は、この比較
結果を判断し、｜D1D2｜≧２である場合、第１，
第２のカウンタＣ１ａ，Ｃ１ｂのいずれかが異常
動作をしているものとし、エラー信号を信号処理
回路３に出力する。また、｜D1−D2｜＜２で在る
場合、第１，第２のカウンタＣ１ａ，Ｃ１ｂは、
いずれも正常動作をしているものとし、第１又は
第２のカウンタＣ１ａ又はＣ１ｂの計数値D1，
D2のいずれかを信号処理回路３に出力する。
ここで、エラー信号を出力する条件として、｜
D1−D2｜≧２としてあるのは、第１のカウンタ
と第２のカウンタとにおいて、パルス列信号を読
込むタイミングに差が生じて、これら各カウンタ
が正常な動作をしていても、計数値に１パルスの
差が生ずることがあり得ることを想定したもので
ある。
D1−D2｜≧２としてあるのは、第１のカウンタ
と第２のカウンタとにおいて、パルス列信号を読
込むタイミングに差が生じて、これら各カウンタ
が正常な動作をしていても、計数値に１パルスの
差が生ずることがあり得ることを想定したもので
ある。
信号処理回路３は、第１、第２の入力回路にお
けるマイクロプロセツサCPからの信号を受け、
この信号がエラー信号である場合、エラー信号を
出力した入力回路のメンテナンスを、図示してな
い表示手段等によつてオペレータに伝える。ま
た、D1又はD2の信号である場合、第１，第２の
入力回路２ａ、２ｂからの対応する信号同志を比
較手段３１によつて比較し、これらのデータがほ
ぼ同じ値をとる場合、そのデータを信号処理に利
用する。ほぼ同じ値をとらない場合、第１，第２
の入力回路のいずれかが異常動作しているとし、
その旨を表示手段等によつてオペレータに伝え
る。
けるマイクロプロセツサCPからの信号を受け、
この信号がエラー信号である場合、エラー信号を
出力した入力回路のメンテナンスを、図示してな
い表示手段等によつてオペレータに伝える。ま
た、D1又はD2の信号である場合、第１，第２の
入力回路２ａ、２ｂからの対応する信号同志を比
較手段３１によつて比較し、これらのデータがほ
ぼ同じ値をとる場合、そのデータを信号処理に利
用する。ほぼ同じ値をとらない場合、第１，第２
の入力回路のいずれかが異常動作しているとし、
その旨を表示手段等によつてオペレータに伝え
る。
（考案の効果）
以上説明したように、本考案に係る装置におい
ては、ひとつの伝送端からのパルス列信号を、合
計で４個のカウンタに並列して入力させるように
し、それぞれの計数値を入力回路内及び信号処理
回路内において、順次比較するようにしたもの
で、カウンタが故障したり、入力回路が故障した
場合を確実に知ることができる。従つて本考案に
よれば、信頼性の高いパルス列信号入力回路が実
現できる。
ては、ひとつの伝送端からのパルス列信号を、合
計で４個のカウンタに並列して入力させるように
し、それぞれの計数値を入力回路内及び信号処理
回路内において、順次比較するようにしたもの
で、カウンタが故障したり、入力回路が故障した
場合を確実に知ることができる。従つて本考案に
よれば、信頼性の高いパルス列信号入力回路が実
現できる。
第１図は本考案に係る装置の一例を示す構成ブ
ロツク図、第２図は入力回路内のマイクロプロセ
ツサが行なう動作の一例を示すフローチヤートで
ある。 １１，１２，…１ｎ…伝送器、２ａ，２ｂ…入
力回路、Ｃ１ａ，Ｃ１ｂ……Cna，Cnb…カウン
タ、CP…マイクロプロセツサ、３…信号処理回
路。
ロツク図、第２図は入力回路内のマイクロプロセ
ツサが行なう動作の一例を示すフローチヤートで
ある。 １１，１２，…１ｎ…伝送器、２ａ，２ｂ…入
力回路、Ｃ１ａ，Ｃ１ｂ……Cna，Cnb…カウン
タ、CP…マイクロプロセツサ、３…信号処理回
路。
Claims (1)
- 伝送器からのパルス列信号を並列的に入力する
第１，第２の入力回路と、この第１，第２の入力
回路からの信号を入力し両信号を比較する手段を
含む信号処理回路とを備え、前記第１，第２の入
力回路は同一回路構成であつて、パルス列信号を
並列的に入力し計数する第１，第２のカウンタ
と、この第１，第２のカウンタの各計数値を読込
む手段と、読込んだ計数値を比較する手段と、比
較結果に基づきエラー信号あるいは前記第１，第
２のカウンタの計数値のいずれかを出力する手段
を含んで構成されることを特徴とするパルス列信
号入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18764284U JPH0348720Y2 (ja) | 1984-12-11 | 1984-12-11 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18764284U JPH0348720Y2 (ja) | 1984-12-11 | 1984-12-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61103796U JPS61103796U (ja) | 1986-07-02 |
| JPH0348720Y2 true JPH0348720Y2 (ja) | 1991-10-17 |
Family
ID=30745104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18764284U Expired JPH0348720Y2 (ja) | 1984-12-11 | 1984-12-11 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0348720Y2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0767081B2 (ja) * | 1988-10-31 | 1995-07-19 | 山武ハネウエル株式会社 | パルス計数回路診断方法 |
| JP4909507B2 (ja) * | 2004-11-11 | 2012-04-04 | 横河電機株式会社 | パルス入力回路の診断方法及び診断装置 |
| JP5481836B2 (ja) * | 2008-11-05 | 2014-04-23 | 日本電気株式会社 | カウンタ回路、カウンタ回路の制御方法 |
| JP5140556B2 (ja) * | 2008-11-11 | 2013-02-06 | 東光東芝メーターシステムズ株式会社 | 計量システム |
-
1984
- 1984-12-11 JP JP18764284U patent/JPH0348720Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61103796U (ja) | 1986-07-02 |
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