JPH0349092A - 半導体集積回路メモリのためのテスト信号発生器およびテスト方法 - Google Patents
半導体集積回路メモリのためのテスト信号発生器およびテスト方法Info
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- JPH0349092A JPH0349092A JP2054002A JP5400290A JPH0349092A JP H0349092 A JPH0349092 A JP H0349092A JP 2054002 A JP2054002 A JP 2054002A JP 5400290 A JP5400290 A JP 5400290A JP H0349092 A JPH0349092 A JP H0349092A
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- bit line
- semiconductor integrated
- integrated circuit
- test
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体集積回路メモリのためのテスト信号発
生器およびテスト方法に関する。より特定的には、この
発明は大容量メモリにおけるメモリセルのテスト時間を
短縮するために、ラインモードテスト回路を内蔵したダ
イナミックＲＡＭなどの半導体集積回路メモリのための
テスト信号発生器およびテスト方法に関する。
生器およびテスト方法に関する。より特定的には、この
発明は大容量メモリにおけるメモリセルのテスト時間を
短縮するために、ラインモードテスト回路を内蔵したダ
イナミックＲＡＭなどの半導体集積回路メモリのための
テスト信号発生器およびテスト方法に関する。
［従来の技術〕
第１３図は従来のダイナミックＲＡＭの全体の構成を示
すブロック図である。第１３図を参照して、アドレス信
号Ａｉはアドレスバッファ３１に与えられる。アドレス
バッファ３１はアドレス信号Ａ１を記憶し、ロウアドレ
ス信号をロウデコーダ３６ｇと３６ｂとに与えるととも
に、コラムアドレス信号をコラムデコーダ４０に与え、
ロウアドレス信号の一部をタイミングジェネレータ３２
に与える。ロウデコーダ３６ａはメモリセルアレイ３５
ａのロウアドレスを指定し、ロウデコーダ３６ｂはメモ
リセルアレイ３５ｂのロウアドレスを指定し、コラムデ
コーダ４０はメモリセルアレイ３５ｍ、３５ｂのそれぞ
れのコラムアドレスを指定する。タイミングジェネレー
タ３２には、ＲＡＳ信号とＣＡＳ信号とＲ／Ｗ信号とＴ
Ｅ倍信号が与えられている。タイミングジェネレータ３
２はロウアドレス信号の一部に応答して、メモリセルア
レイ３５ａ側または３５ｂ側にデータを書込むか、ある
いは書込まれたデータを読出すかの切換制御を行なうた
めに、センスアンプ３７ｇ、３７ｂに切換信号を与える
。
すブロック図である。第１３図を参照して、アドレス信
号Ａｉはアドレスバッファ３１に与えられる。アドレス
バッファ３１はアドレス信号Ａ１を記憶し、ロウアドレ
ス信号をロウデコーダ３６ｇと３６ｂとに与えるととも
に、コラムアドレス信号をコラムデコーダ４０に与え、
ロウアドレス信号の一部をタイミングジェネレータ３２
に与える。ロウデコーダ３６ａはメモリセルアレイ３５
ａのロウアドレスを指定し、ロウデコーダ３６ｂはメモ
リセルアレイ３５ｂのロウアドレスを指定し、コラムデ
コーダ４０はメモリセルアレイ３５ｍ、３５ｂのそれぞ
れのコラムアドレスを指定する。タイミングジェネレー
タ３２には、ＲＡＳ信号とＣＡＳ信号とＲ／Ｗ信号とＴ
Ｅ倍信号が与えられている。タイミングジェネレータ３
２はロウアドレス信号の一部に応答して、メモリセルア
レイ３５ａ側または３５ｂ側にデータを書込むか、ある
いは書込まれたデータを読出すかの切換制御を行なうた
めに、センスアンプ３７ｇ、３７ｂに切換信号を与える
。
ラインテストコントローラ３３はラインテストコントロ
ールを行なうために、レジスタ３９ａ。
ールを行なうために、レジスタ３９ａ。
３９ｂにテストパターン信号を与える。一致検出回路３
８ｍ、３８ｂはレジスタ３９ｇ、３９ｂにストアされて
いるテストパターンとメモリセルアレイ３５ａ、３５ｂ
の各メモリセル列に記憶されているデータとの一致を判
別し、一致していなければエラーフラグをＩ１０バッフ
ァ３４を介して出力する。
８ｍ、３８ｂはレジスタ３９ｇ、３９ｂにストアされて
いるテストパターンとメモリセルアレイ３５ａ、３５ｂ
の各メモリセル列に記憶されているデータとの一致を判
別し、一致していなければエラーフラグをＩ１０バッフ
ァ３４を介して出力する。
第１４図はラインモードテスト回路を内蔵した従来のダ
イナミックＲＡＭのアレイ構成の一部を示す図である。
イナミックＲＡＭのアレイ構成の一部を示す図である。
この第１４図に示した例は、本願発明者らがｌ５ＳＣＣ
８９Ｄｉｇｅｓｔ ｏｆＴｅｃｈｎｉｃａｌ ｐａ
ｐｅｒｓ ＦＡＭ１６．４に発表したものである。第
１４図を参照して、ビット線対１，２はセンスアンプ５
に接続され、ビット線１とワード線１３のそれぞれの交
点にはメモリセル２２が接続される。さらに、センスア
ンプ５にはＥＸＯＲ回路からなる一致検出回路８が接続
されるとともに、転送トランジスタ６゜７を介してノー
ド３，４の一端に接続される。
８９Ｄｉｇｅｓｔ ｏｆＴｅｃｈｎｉｃａｌ ｐａ
ｐｅｒｓ ＦＡＭ１６．４に発表したものである。第
１４図を参照して、ビット線対１，２はセンスアンプ５
に接続され、ビット線１とワード線１３のそれぞれの交
点にはメモリセル２２が接続される。さらに、センスア
ンプ５にはＥＸＯＲ回路からなる一致検出回路８が接続
されるとともに、転送トランジスタ６゜７を介してノー
ド３，４の一端に接続される。
ノード３，４には一致検出回路８とレジスタ１０とが接
続される。レジスタ１０はそれぞれの入出力が接続され
た２つのインバータを含み、期待値入力をラッチするた
めに設けられている。一致検出回路８はレジスタ１０に
ラッチされている期待値とメモリセル２２に記憶されて
いるデータとの一致、不一致を検出するために設けられ
ている。
続される。レジスタ１０はそれぞれの入出力が接続され
た２つのインバータを含み、期待値入力をラッチするた
めに設けられている。一致検出回路８はレジスタ１０に
ラッチされている期待値とメモリセル２２に記憶されて
いるデータとの一致、不一致を検出するために設けられ
ている。
ノード３，４の他端は転送トランジスタ２０，２１を介
してメインＩ１０線対１１．第２に接続される。一致検
出回路８にはラインテスト結果を出力するための一致線
９が接続されている。転送トランジスタ６．７はクロッ
ク信号φ、にょフて制御され、転送トランジスタ２０．
２１はコラムデコーダ出力信号Ｙｎによって制御される
。
してメインＩ１０線対１１．第２に接続される。一致検
出回路８にはラインテスト結果を出力するための一致線
９が接続されている。転送トランジスタ６．７はクロッ
ク信号φ、にょフて制御され、転送トランジスタ２０．
２１はコラムデコーダ出力信号Ｙｎによって制御される
。
第１５図は第１４図に示した従来のダイナミックＲＡＭ
でラインテストモードを実行する動作を説明するための
フロー図であり、第１６図はｍＸｎのマトリックスより
なるメモリセルアレイを示す図であり、第１７図は従来
のダイナミックＲＡＭでラインモードをテストしたテス
トパターンの一例を示す図である。
でラインテストモードを実行する動作を説明するための
フロー図であり、第１６図はｍＸｎのマトリックスより
なるメモリセルアレイを示す図であり、第１７図は従来
のダイナミックＲＡＭでラインモードをテストしたテス
トパターンの一例を示す図である。
次に、第１３図ないし第１７図を参照して従来のダイナ
ミックＲＡＭでラインモードテストをする動作について
説明する。まず、コラムデコーダ出力信号Ｙｎが転送ト
ランジスタ２０．２１に与えられ、これらの転送トラン
ジスタ２０．２１が導通し、ノード３，４とメイン１１
０１Ｓ対１１゜第２が接続される。そして、メインＩ１
０線対１１．第２と転送トランジスタ２０．２１とノー
ド３．４とを介してレジスタ１０にランダムなテストパ
ターン列が入力されて書込まれる。
ミックＲＡＭでラインモードテストをする動作について
説明する。まず、コラムデコーダ出力信号Ｙｎが転送ト
ランジスタ２０．２１に与えられ、これらの転送トラン
ジスタ２０．２１が導通し、ノード３，４とメイン１１
０１Ｓ対１１゜第２が接続される。そして、メインＩ１
０線対１１．第２と転送トランジスタ２０．２１とノー
ド３．４とを介してレジスタ１０にランダムなテストパ
ターン列が入力されて書込まれる。
次に、転送トランジスタ６．７がクロック信号φ、によ
り導通し、ワード線１３が駆動されると、レジスタ１０
に書込まれたデータが転送トランジスタ６．７およびビ
ット線対１．２に転送され、選択されているワード線１
３により指定されるメモリセル２２の列に入力される。
り導通し、ワード線１３が駆動されると、レジスタ１０
に書込まれたデータが転送トランジスタ６．７およびビ
ット線対１．２に転送され、選択されているワード線１
３により指定されるメモリセル２２の列に入力される。
ここで、メモリセルアレイが第１６図に示すように、ｍ
ｘｎのマトリックスにより構成されていた場合、１度に
ｎビットのデータがメモリセル列に転送されることにな
る。この転送の動作はｍ回つまりすべてのワード線を対
象に行なわれることにより、メモリセルアレイ全体にデ
ータが書込まれる。
ｘｎのマトリックスにより構成されていた場合、１度に
ｎビットのデータがメモリセル列に転送されることにな
る。この転送の動作はｍ回つまりすべてのワード線を対
象に行なわれることにより、メモリセルアレイ全体にデ
ータが書込まれる。
次に、読出動作は次のようにして行なわれる。
すなわち、１本のワード線１３により選択されたメモリ
セル２２の列のデータは微小電位差しかないため、セン
スアンプ５によって増幅され、ビット線対１．２上に読
出される。一方、レジスタ１０の列には期待値のデータ
列が保存されている。
セル２２の列のデータは微小電位差しかないため、セン
スアンプ５によって増幅され、ビット線対１．２上に読
出される。一方、レジスタ１０の列には期待値のデータ
列が保存されている。
このとき、転送トランジスタ６．７は閉じられている。
ビット線対１，２上のメモリセル２２から読出されたデ
ータと、レジスタ１０にラッチされている期待値とが一
致検出回路８によってその一致、不一致が検出される。
ータと、レジスタ１０にラッチされている期待値とが一
致検出回路８によってその一致、不一致が検出される。
この一致検出結果は一致線９に出力される。すなわち、
一致線９は予め高レベルにプリチャージされていて、一
致検出回路８の出力はワイヤードオア接続されており、
メモリセル２２の列のデータとレジスタ１０の列のデー
タ列のうち１つでも不一致であれば、−敷線９のレベル
が低レベルに放電される。そして、不一致であれば、不
一致を示すフラグが出力される。
一致線９は予め高レベルにプリチャージされていて、一
致検出回路８の出力はワイヤードオア接続されており、
メモリセル２２の列のデータとレジスタ１０の列のデー
タ列のうち１つでも不一致であれば、−敷線９のレベル
が低レベルに放電される。そして、不一致であれば、不
一致を示すフラグが出力される。
この一致検出の読出動作（Ｌｉｎｅ−Ｒｅａｄ動作）を
ｍ回つまりすべてのワード線を対象に行なうことにより
、メモリアレイ全体の比較が完了する。
ｍ回つまりすべてのワード線を対象に行なうことにより
、メモリアレイ全体の比較が完了する。
ここで、テストに必要なテスト時間は、１つの動作サイ
クルタイムｔｃとすると、 ｔｓｌＩｎｅｔｃ＋ｍ１Ｉｔｃ十ｍ＠ｔｃ−ｔｃ （
２ｍ＋ｎ） というように、レジスタ書込時間とコピーライト時間の
ラインリード時間の合計となる。一方、テストにおいて
、大容量のＤＲＡＭなどでは、隣接メモ、リセル間の干
渉などの検出感度を向上させるために、種々のテストパ
ターンが考案されている。
クルタイムｔｃとすると、 ｔｓｌＩｎｅｔｃ＋ｍ１Ｉｔｃ十ｍ＠ｔｃ−ｔｃ （
２ｍ＋ｎ） というように、レジスタ書込時間とコピーライト時間の
ラインリード時間の合計となる。一方、テストにおいて
、大容量のＤＲＡＭなどでは、隣接メモ、リセル間の干
渉などの検出感度を向上させるために、種々のテストパ
ターンが考案されている。
よって、できる限りランダムなテストパターンの実現で
きるテスト方法が要求される。
きるテスト方法が要求される。
［発明が解決しようとする課１ｆｔ］
上述のごとく、従来のラインモードテスト回路を内蔵し
たダイナミックＲＡＭにおいては、ワード線１３の方向
についてはテストパターンをランダムにすることができ
るが、ビット線方向については同一パターンしか生成で
きない。すなわち、第１７図に示すように、コラム方向
にはランダムなパターンを生成し得ても、ロ一方向には
同一パターンしか生成できない。
たダイナミックＲＡＭにおいては、ワード線１３の方向
についてはテストパターンをランダムにすることができ
るが、ビット線方向については同一パターンしか生成で
きない。すなわち、第１７図に示すように、コラム方向
にはランダムなパターンを生成し得ても、ロ一方向には
同一パターンしか生成できない。
それゆえに、この発明の主たる目的は、ワード線方向だ
けでなくビット線方向にもランダムなテストパターンを
発生し得る半導体集積回路メモリのためのテスト信号発
生器およびテスト方法を提供することである。
けでなくビット線方向にもランダムなテストパターンを
発生し得る半導体集積回路メモリのためのテスト信号発
生器およびテスト方法を提供することである。
［疎通を解決するための手段］
第１請求項にかかる発明は、それぞれが第１のビット線
と第２のビット線とを含む複数のビット線対を含む半導
体集積口路メモリのためのテスト信号発生器であって、
信号源から第１および第２の論理レベルに対応した第１
および第２の電圧が出力され、これらの第１および第２
の電圧が第１のスイッチング手段によって選択されて第
１および第２のビット線に与えられ、出力された第１お
よび第２の電圧が第２のスイッチング手段によって選択
されかつ反転されて第１および第２のビット線に与えら
れる。
と第２のビット線とを含む複数のビット線対を含む半導
体集積口路メモリのためのテスト信号発生器であって、
信号源から第１および第２の論理レベルに対応した第１
および第２の電圧が出力され、これらの第１および第２
の電圧が第１のスイッチング手段によって選択されて第
１および第２のビット線に与えられ、出力された第１お
よび第２の電圧が第２のスイッチング手段によって選択
されかつ反転されて第１および第２のビット線に与えら
れる。
第２請求項にかかる発明は、第１１１Ｉ求項にかかる発
明に加えて複数のビット線対がトランスファゲートによ
って第１および第２のノードに分離され、半導体集積回
路メモリのメモリセルが第１および第２のノードに接続
される。信号源はビット線対の第１のノードに正転およ
び反転した論理レベル信号をストアするためのレジスタ
手段によって構成され、第１のスイッチング手段はレジ
スタ手段にストアされている正転および反転した論理レ
ベル信号をビット線対のいずれかの第１０ノードに与え
るように接続され、第２のスイッチング手段はレジスタ
手段にストアされている正転および反転された論理レベ
ル信号をビット線対のいずれかの第１のノードに与える
ように接続される。
明に加えて複数のビット線対がトランスファゲートによ
って第１および第２のノードに分離され、半導体集積回
路メモリのメモリセルが第１および第２のノードに接続
される。信号源はビット線対の第１のノードに正転およ
び反転した論理レベル信号をストアするためのレジスタ
手段によって構成され、第１のスイッチング手段はレジ
スタ手段にストアされている正転および反転した論理レ
ベル信号をビット線対のいずれかの第１０ノードに与え
るように接続され、第２のスイッチング手段はレジスタ
手段にストアされている正転および反転された論理レベ
ル信号をビット線対のいずれかの第１のノードに与える
ように接続される。
第３請求項にかかる発明は第２請求項にかかる発明の構
成に加えて、ビット線対の第１のノードに現われる正転
および反転された論理レベル信号とビット線対の第２の
ノードに現われる論理レベル信号とが比較手段によって
比較され、第２のスイッチング手段は比較手段とレジス
タ手段にストアされた正転または逆転された論理レベル
信号に対応するビット線対のうちのいずれかのビット線
に対応する第１のノードとの間に接続される。
成に加えて、ビット線対の第１のノードに現われる正転
および反転された論理レベル信号とビット線対の第２の
ノードに現われる論理レベル信号とが比較手段によって
比較され、第２のスイッチング手段は比較手段とレジス
タ手段にストアされた正転または逆転された論理レベル
信号に対応するビット線対のうちのいずれかのビット線
に対応する第１のノードとの間に接続される。
第４請求項にかかる発明は、第３請求項にかかる発明に
加えて、さらに比較手段の比較出力が一時記憶手段によ
って一時記憶され、一時記憶された比較出力が第３のス
イッチング手段によってビット線対に出力される。
加えて、さらに比較手段の比較出力が一時記憶手段によ
って一時記憶され、一時記憶された比較出力が第３のス
イッチング手段によってビット線対に出力される。
第５請求項にかかる発明は、ビット線対と、このビット
線対に接続されたセンスアンプと、ビット線対に接続さ
れたメモリセルと、メモリセルの機能テストのためのテ
スト回路を有する半導体集積回路メモリのためのテスト
信号発生器であって、信号源から第１および第２の論理
レベルに対応したＭｌおよび第２の電圧が出力され、こ
れらの第１および第２の電圧が第１のスイッチング手段
によって選択されて第１および第２のビット線に与えら
れ、出力された第１および第２の電圧が第２のスイッチ
ング手段によって選択されかつ反転されて第１および第
２のビット線に与えられる。
線対に接続されたセンスアンプと、ビット線対に接続さ
れたメモリセルと、メモリセルの機能テストのためのテ
スト回路を有する半導体集積回路メモリのためのテスト
信号発生器であって、信号源から第１および第２の論理
レベルに対応したＭｌおよび第２の電圧が出力され、こ
れらの第１および第２の電圧が第１のスイッチング手段
によって選択されて第１および第２のビット線に与えら
れ、出力された第１および第２の電圧が第２のスイッチ
ング手段によって選択されかつ反転されて第１および第
２のビット線に与えられる。
第６請求項にかかる発明は、内蔵されたテスト回路によ
ってメモリセルの行をテストする半導体集積回路メモリ
のテスト方法であって、第１のステップで半導体集積回
路メモリの行に対応する複数ビット数の少なくとも正転
および反転された論理レベル信号のいずれか一方が確立
される。第２のステップにおいて、確立された複数ビッ
ト数の少なくとも正転および反転された論理レベル信号
のいずれか一方が一時記憶され、第３のステップでその
一時記憶された論理レベル信号が読出される。読出され
た論理レベル信号が第４のステップで反転されて、反転
された論理レベル信号が第５のステップでメモリセルに
転送されて記憶される。
ってメモリセルの行をテストする半導体集積回路メモリ
のテスト方法であって、第１のステップで半導体集積回
路メモリの行に対応する複数ビット数の少なくとも正転
および反転された論理レベル信号のいずれか一方が確立
される。第２のステップにおいて、確立された複数ビッ
ト数の少なくとも正転および反転された論理レベル信号
のいずれか一方が一時記憶され、第３のステップでその
一時記憶された論理レベル信号が読出される。読出され
た論理レベル信号が第４のステップで反転されて、反転
された論理レベル信号が第５のステップでメモリセルに
転送されて記憶される。
記憶された論理レベル信号は第６のステップで読出され
、この読出された論理レベル信号と第２のステップで一
時記憶された論理レベル信号とが第７のステップで比較
される。
、この読出された論理レベル信号と第２のステップで一
時記憶された論理レベル信号とが第７のステップで比較
される。
第７請求項にかかる発明は、第６請求項にかかる発明に
加えて、比較結果が第８のステップで記憶される。
加えて、比較結果が第８のステップで記憶される。
［作用］
この発明にかかる半導体集積回路メモリのテスト信号発
生器は、第１および第２の論理レベルに対応した第２の
電圧を出力し、出力された第１および第２の電圧を選択
するかあるいは第１および第２の電圧を選択しかつ反転
して第１および第２のビット線に与えることにより、ワ
ード線方向のみならずビット線方向にもランダムなパタ
ーンを発生することができる。
生器は、第１および第２の論理レベルに対応した第２の
電圧を出力し、出力された第１および第２の電圧を選択
するかあるいは第１および第２の電圧を選択しかつ反転
して第１および第２のビット線に与えることにより、ワ
ード線方向のみならずビット線方向にもランダムなパタ
ーンを発生することができる。
この発明にかかる半導体集積回路メモリのテスト方法は
、半導体集積回路メモリの行に対応する複数ビット数の
少なくとも正転および反転された論理レベル信号のいず
れか一方を確立し、確立した論理レベル信号を一時記憶
し、記憶された論理レベル信号を読出して反転し、反転
した論理レベル信号をメモリセルに転送して記憶し、記
憶した論理レベル信号を読出し、その論理レベル信号と
一時記憶した論理レベル信号とを比較することによって
メモリセルの行をテストする。
、半導体集積回路メモリの行に対応する複数ビット数の
少なくとも正転および反転された論理レベル信号のいず
れか一方を確立し、確立した論理レベル信号を一時記憶
し、記憶された論理レベル信号を読出して反転し、反転
した論理レベル信号をメモリセルに転送して記憶し、記
憶した論理レベル信号を読出し、その論理レベル信号と
一時記憶した論理レベル信号とを比較することによって
メモリセルの行をテストする。
［発明の実施例］
第１図はこの発明の一実施例のブロック図である。次に
、第１図を参照して、この発明の一実施例の構成につい
て説明する。なお、第１図において、以下の点を除いて
前述の第１４図と同じである。すなわち、ノード３．４
には、転送トランジスタ１４．１５を介してレジスタ１
０が接続されるとともに、転送トランジスタ１６．１７
を介してレジスタ１０の反転出力が接続される。転送ト
ランジスタ１４．１５はクロックジェネレータ１８から
出力されるクロック信号φ、によって制御され、転送ト
ランジスタ１６．１７はクロックジェネレータ１９から
出力されるクロック信号φ２によって制御される。
、第１図を参照して、この発明の一実施例の構成につい
て説明する。なお、第１図において、以下の点を除いて
前述の第１４図と同じである。すなわち、ノード３．４
には、転送トランジスタ１４．１５を介してレジスタ１
０が接続されるとともに、転送トランジスタ１６．１７
を介してレジスタ１０の反転出力が接続される。転送ト
ランジスタ１４．１５はクロックジェネレータ１８から
出力されるクロック信号φ、によって制御され、転送ト
ランジスタ１６．１７はクロックジェネレータ１９から
出力されるクロック信号φ２によって制御される。
第２図はこの発明の一実施例の動作を説明するためのフ
ロー図であり、第３図は第１図に示した実施例によるテ
ストパターンの一例を示す図である。
ロー図であり、第３図は第１図に示した実施例によるテ
ストパターンの一例を示す図である。
次に、第１図ないし第３図を参照して、この発明の一実
施例のラインモードテストについて説明する。まず、最
初にコラムデコーダ出力信号Ｙｎが転送トランジスタ２
０．２１に与えられ、これらの転送トランジスタ２０．
２１が導通する。同時に、クロックジェネレータ１８か
ら“Ｈ゛レベルクロック信号φ、が転送トランジスタ１
４゜１５に与えられ、これらの転送トランジスタ１４゜
１５が導通する。このとき、クロックジェネレータ１９
から出力されているクロック信号φ２は“Ｌルベルにな
っていて、転送トランジスタ１６．１７は非導通になっ
ている。Ｉ１０線対１１゜第２から転送トランジスタ２
０．２１と１４．１５を介してランダムなテストパター
ン列りがレジスタ１０の列に与えられ、このランダムな
テストパターン列りがレジスタ１０の列に書込まれる。
施例のラインモードテストについて説明する。まず、最
初にコラムデコーダ出力信号Ｙｎが転送トランジスタ２
０．２１に与えられ、これらの転送トランジスタ２０．
２１が導通する。同時に、クロックジェネレータ１８か
ら“Ｈ゛レベルクロック信号φ、が転送トランジスタ１
４゜１５に与えられ、これらの転送トランジスタ１４゜
１５が導通する。このとき、クロックジェネレータ１９
から出力されているクロック信号φ２は“Ｌルベルにな
っていて、転送トランジスタ１６．１７は非導通になっ
ている。Ｉ１０線対１１゜第２から転送トランジスタ２
０．２１と１４．１５を介してランダムなテストパター
ン列りがレジスタ１０の列に与えられ、このランダムな
テストパターン列りがレジスタ１０の列に書込まれる。
次に、クロック信号φ、が転送トランジスタ６゜７に与
えられ、これらの転送トランジスタ６．７が導通する。
えられ、これらの転送トランジスタ６．７が導通する。
このため、レジスタ１０の列に書込まれているテストパ
ターン列りは転送トランジスタ１４．１５からノード３
，４および転送トランジスタ６．７を介してビット線対
１．２に出力され、かつワード線１３が駆動されると、
ランダムなテストパターン列りがメモリセル２２の列に
書込まれる。このコピーライト動作により、ワード線１
３によって選択されたメモリセル２２の列にランダムな
テストパターン列ｐが書込まる。
ターン列りは転送トランジスタ１４．１５からノード３
，４および転送トランジスタ６．７を介してビット線対
１．２に出力され、かつワード線１３が駆動されると、
ランダムなテストパターン列りがメモリセル２２の列に
書込まれる。このコピーライト動作により、ワード線１
３によって選択されたメモリセル２２の列にランダムな
テストパターン列ｐが書込まる。
なお、上述の転送トランジスタ１４．１５が非導通にさ
れ、転送トランジスタ１６．１７が導通状態にされたと
きには、テストパターン列りの反転データパターンＤが
メモリセル列に転送される。
れ、転送トランジスタ１６．１７が導通状態にされたと
きには、テストパターン列りの反転データパターンＤが
メモリセル列に転送される。
メモリセルアレイがｍＸｎのマトリックスで構成されて
いた場合、１度にｎビットのデータが転送され、この動
作をｍ回つまりすべてのワード線を対象に行なうことに
より、メモリアレイ全体にテストパターン列のデータを
従来例と同様にして書込むことができる。
いた場合、１度にｎビットのデータが転送され、この動
作をｍ回つまりすべてのワード線を対象に行なうことに
より、メモリアレイ全体にテストパターン列のデータを
従来例と同様にして書込むことができる。
ここで、ｍ回の転送時に、クロック信号φ１゜φ２によ
り、転送トランジスタ１４．１５と転送トランジスタ１
６．１７を交互に導通させれば、テストパターン列りと
テストパターン列りを組合わせることができ、従来例で
は実現できなかつたビット線方向にもランダムなテスト
パターン列を書込むことができる。
り、転送トランジスタ１４．１５と転送トランジスタ１
６．１７を交互に導通させれば、テストパターン列りと
テストパターン列りを組合わせることができ、従来例で
は実現できなかつたビット線方向にもランダムなテスト
パターン列を書込むことができる。
次に、読出動作について説明する。ワード線１３により
選択されたメモリセル２２の列のデータはセンスアンプ
５により増幅されてビット線対１゜２上に読出される。
選択されたメモリセル２２の列のデータはセンスアンプ
５により増幅されてビット線対１゜２上に読出される。
このとき、レジスタ１０の列には、期待値のデータ列が
保存されていて、転送トランジスタ６．７は非導通にな
っている。そして、ビット線対１．２上のメモリセル２
２から読出されたデータと、レジスタ１０にラッチされ
ているデータとの一致検出が行なわれる。このとき、転
送トランジスタ１４．１５を導通するか、または転送ト
ランジスタ１６．１７を導通するかは、コピーライトの
動作と同じワード線アドレスに対応するように制御され
る。その結果が、−敷線９に接続され、メモリセル２２
の列のデータとレジスタ１０の列のデータのうち１つで
も不一致であれば、−敷線９のレベルが低レベルに放電
され、テスト結果としてエラーフラグが出力される。テ
ストに必要なテスト時間は従来例と全く同じであり、ｔ
ｍｔｃ （２ｍ＋ｎ）となる。
保存されていて、転送トランジスタ６．７は非導通にな
っている。そして、ビット線対１．２上のメモリセル２
２から読出されたデータと、レジスタ１０にラッチされ
ているデータとの一致検出が行なわれる。このとき、転
送トランジスタ１４．１５を導通するか、または転送ト
ランジスタ１６．１７を導通するかは、コピーライトの
動作と同じワード線アドレスに対応するように制御され
る。その結果が、−敷線９に接続され、メモリセル２２
の列のデータとレジスタ１０の列のデータのうち１つで
も不一致であれば、−敷線９のレベルが低レベルに放電
され、テスト結果としてエラーフラグが出力される。テ
ストに必要なテスト時間は従来例と全く同じであり、ｔ
ｍｔｃ （２ｍ＋ｎ）となる。
次に、従来の装置におけるラインモードテストでできな
かった第３図に示すようなチエツクパターンによるテス
ト動作について、第２図に示すフロー図を参照して説明
する。まず、レジスタ１０の列に“０°、 “１＃が交
互に書込まれる。次に、ワード線３を選択するアドレス
信号の最下位ビットが“０″のとき、クロック信号φ、
が活性化され、転送トランジスタ１４．１５が導通し、
テストパターン列りがメモリセル２２の列に転送される
。一方、アドレス信号の最下位ビットがａ Ｉ ＩＴの
とき、クロック信号φ２が活性化されて、転送トランジ
スタ１６．１７が導通し、反転した転送パターン列りが
レジスタ１０からメモリセル２２に転送される。これに
よって、メモリセルアレイにはチエツクパターンが書込
まれたことになる。
かった第３図に示すようなチエツクパターンによるテス
ト動作について、第２図に示すフロー図を参照して説明
する。まず、レジスタ１０の列に“０°、 “１＃が交
互に書込まれる。次に、ワード線３を選択するアドレス
信号の最下位ビットが“０″のとき、クロック信号φ、
が活性化され、転送トランジスタ１４．１５が導通し、
テストパターン列りがメモリセル２２の列に転送される
。一方、アドレス信号の最下位ビットがａ Ｉ ＩＴの
とき、クロック信号φ２が活性化されて、転送トランジ
スタ１６．１７が導通し、反転した転送パターン列りが
レジスタ１０からメモリセル２２に転送される。これに
よって、メモリセルアレイにはチエツクパターンが書込
まれたことになる。
一方、読出動作は、ワード８１１３を選択するアドレス
信号の最下位ビットが０＃のとき、クロック信号φ、が
活性化されて転送トランジスタ１４．１５が導通し、転
送トランジスタ６．７は非導通になっている。一致検出
回路８は期待値のデータ列りとメモリセル列の一致検出
を行なう。また、アドレス信号の最下位ビットが“１°
のとき、クロック信号φ２が活性化されて転送トランジ
スタ１６．１７が導通し、反転された期待値データ列り
とメモリセル列の一致検出が行なわれる。もし、エラー
が１つでもあればフラグが出力される。
信号の最下位ビットが０＃のとき、クロック信号φ、が
活性化されて転送トランジスタ１４．１５が導通し、転
送トランジスタ６．７は非導通になっている。一致検出
回路８は期待値のデータ列りとメモリセル列の一致検出
を行なう。また、アドレス信号の最下位ビットが“１°
のとき、クロック信号φ２が活性化されて転送トランジ
スタ１６．１７が導通し、反転された期待値データ列り
とメモリセル列の一致検出が行なわれる。もし、エラー
が１つでもあればフラグが出力される。
第４図はこの発明の他の実施例におけるテストパターン
発生部を示す電気回路図であり、第５図は第４図に示し
た例によって発生されるテストパターンの一例を示す図
である。
発生部を示す電気回路図であり、第５図は第４図に示し
た例によって発生されるテストパターンの一例を示す図
である。
第４図に示した例は、第１図に示したレジスタ１０を設
けることなく、電源電圧Ｖｃｃと接地電位Ｖｓｓをノー
ド３，４に与えるという簡単な構成で第５図に示すよう
なテストパターンを発生する。すなわち、転送トランジ
スタ１４および１７のそれぞれのドレインには電源電圧
＋Ｖｅｃが与えられ、転送トランジスタ１５と１６のド
レインは接地されて接地電位ＶＳＳが与えられる。隣接
する列の転送トランジスタ２４と２７のそれぞれのドレ
インは接地され、転送トランジスタ２５と２６のそれぞ
れのドレインには電源電圧＋Ｖｃｃが与えられる。この
ように、電源電圧Ｖｃｃと接地電位Ｖｓｓをノード３，
４に与えることによって、第５図に示すような同方向に
ストライプなパターンや前述の第３図に示したようなラ
ンダムなパターンを実現できる。
けることなく、電源電圧Ｖｃｃと接地電位Ｖｓｓをノー
ド３，４に与えるという簡単な構成で第５図に示すよう
なテストパターンを発生する。すなわち、転送トランジ
スタ１４および１７のそれぞれのドレインには電源電圧
＋Ｖｅｃが与えられ、転送トランジスタ１５と１６のド
レインは接地されて接地電位ＶＳＳが与えられる。隣接
する列の転送トランジスタ２４と２７のそれぞれのドレ
インは接地され、転送トランジスタ２５と２６のそれぞ
れのドレインには電源電圧＋Ｖｃｃが与えられる。この
ように、電源電圧Ｖｃｃと接地電位Ｖｓｓをノード３，
４に与えることによって、第５図に示すような同方向に
ストライプなパターンや前述の第３図に示したようなラ
ンダムなパターンを実現できる。
ところで、近年Ｔ、Ｏｓａｗａ他Ｉ ＳＳＣＣＳＳＣＣ
８７Ｄｉ ｏｆ Ｔｅｃｈｎｉｃａｌ ｐａｐｅ
ｒｓ ２８６頁に報告されているようにセルフテスト
、つまりテスタを用いることなく、メモリチップ自身に
テストパターンを発生させる機能を持たせ、テストする
という構成が考えられている。この発明により実現され
るラインモードテストは、このようなセルフテスト化も
同様に行なうことができ、ランダムなテストパターンを
実現することができる。たとえば、チエツクパターンを
考えたとき、レジスタ列に“０° “１′のパターン
を入力するのはコラムアドレスの関数で容易に発生でき
、一方ビット線方向にもロウアドレス関数で“０“、
“１°を実現できる。
８７Ｄｉ ｏｆ Ｔｅｃｈｎｉｃａｌ ｐａｐｅ
ｒｓ ２８６頁に報告されているようにセルフテスト
、つまりテスタを用いることなく、メモリチップ自身に
テストパターンを発生させる機能を持たせ、テストする
という構成が考えられている。この発明により実現され
るラインモードテストは、このようなセルフテスト化も
同様に行なうことができ、ランダムなテストパターンを
実現することができる。たとえば、チエツクパターンを
考えたとき、レジスタ列に“０° “１′のパターン
を入力するのはコラムアドレスの関数で容易に発生でき
、一方ビット線方向にもロウアドレス関数で“０“、
“１°を実現できる。
以下に、そのような実施例について説明する。
第６図はレジスタにテストデータが残っていて、同一ワ
ード線の成るメモリセル列のデータを反転してそのメモ
リセル列に書込むテスト動作を説明するためのフロー図
であり、第７図はデータの変化の状態を示す図である。
ード線の成るメモリセル列のデータを反転してそのメモ
リセル列に書込むテスト動作を説明するためのフロー図
であり、第７図はデータの変化の状態を示す図である。
第１図に示すレジスタ１０の列に、たとえば第７図（ａ
）に示すようなテストデーラダ０１００１°が残ってい
て、ワード線１３が接続されているメモリセル２２０列
に第７図（ｂ）に示すような初期データ“０１００１”
が記憶されているものとする。クロック信号φ２に応答
して、転送トランジスタ１６．１７が導通ずると、レジ
スタ１０の列にストアされているデータ“０１００１”
が第７図（ｃ）に示すように反転され、反転されたデー
タ“１０１１０”が第７図（ｅ）に示すようにメモリセ
ル２２の列に転送される。このとき、ワード線１３が立
上げられると、第７図（ｆ）に示すように、データ“１
０１１０”がメモリセル２２０列に書込まれる。
）に示すようなテストデーラダ０１００１°が残ってい
て、ワード線１３が接続されているメモリセル２２０列
に第７図（ｂ）に示すような初期データ“０１００１”
が記憶されているものとする。クロック信号φ２に応答
して、転送トランジスタ１６．１７が導通ずると、レジ
スタ１０の列にストアされているデータ“０１００１”
が第７図（ｃ）に示すように反転され、反転されたデー
タ“１０１１０”が第７図（ｅ）に示すようにメモリセ
ル２２の列に転送される。このとき、ワード線１３が立
上げられると、第７図（ｆ）に示すように、データ“１
０１１０”がメモリセル２２０列に書込まれる。
第８図はレジスタにデータが残っておらず、同一ワード
線のメモリセル列のデータを読出して反転し、この反転
したデータを同一のメモリセル列に書込むテスト動作を
説明するためのフロー図であり、第９図は同じくデータ
の変化の状態を示す図である。
線のメモリセル列のデータを読出して反転し、この反転
したデータを同一のメモリセル列に書込むテスト動作を
説明するためのフロー図であり、第９図は同じくデータ
の変化の状態を示す図である。
まず、ワード線１３が立上げられると、第９図（ｂ）に
示すように、メモリセル２２の列に記憶されていたデー
タ“０１００１”がビット線対１゜２に読出されてセン
スアンプ５によって増幅される。次に、クロック信号φ
、に応答して転送トランジスタ１４．１５が導通し、第
９図（ａ）に示すように、センスアンプ５で増幅された
データ”０１００１”が転送トランジスタ１４．１５を
介してレジスタ１０にストアされる。タロツク信号φ２
に応答して転送トランジスタ１６．１７が導通すると、
レジスタ１０の列にストアされたデータ“０１００１”
が反転され、第９図（ｇ）に示すように、反転されたデ
ータ゛１０１１０°が転送トランジスタ６．７を介して
ビット線対１゜２に出力される。このとき、ワード線１
３が立上げられると、第９図（ｊ）に示すように、反転
されたデータ“１０１１０”がメモリセル２２の列に書
込まれる。
示すように、メモリセル２２の列に記憶されていたデー
タ“０１００１”がビット線対１゜２に読出されてセン
スアンプ５によって増幅される。次に、クロック信号φ
、に応答して転送トランジスタ１４．１５が導通し、第
９図（ａ）に示すように、センスアンプ５で増幅された
データ”０１００１”が転送トランジスタ１４．１５を
介してレジスタ１０にストアされる。タロツク信号φ２
に応答して転送トランジスタ１６．１７が導通すると、
レジスタ１０の列にストアされたデータ“０１００１”
が反転され、第９図（ｇ）に示すように、反転されたデ
ータ゛１０１１０°が転送トランジスタ６．７を介して
ビット線対１゜２に出力される。このとき、ワード線１
３が立上げられると、第９図（ｊ）に示すように、反転
されたデータ“１０１１０”がメモリセル２２の列に書
込まれる。
第１０図はレジスタにデータが残っておらず、成るワー
ド線に対応するメモリセル列のデータを反転し、その反
転したデータを他のワード線に対応するメモリセル列に
書込むテスト動作を説明するためのフロー図である。
ド線に対応するメモリセル列のデータを反転し、その反
転したデータを他のワード線に対応するメモリセル列に
書込むテスト動作を説明するためのフロー図である。
この実施例においては、ｍ番地のワード線が立上げられ
、対応のメモリセルに記憶されているデータがビット線
対１，２に読出され、センスアンプ５で増幅される。転
送トランジスタ１４．１５が導通すると、センスアンプ
で増幅されたデータがレジスタ１０の列にストアされる
。次に、転送トランジスタ１６．１７が導通すると、レ
ジスタ１０の列に書込まれたデータの反転出力がビット
線対１．２に転送される。ｎ番地のワード線が立上げら
れると、反転されたデータが対応のメモリセル列に書込
まれる。
、対応のメモリセルに記憶されているデータがビット線
対１，２に読出され、センスアンプ５で増幅される。転
送トランジスタ１４．１５が導通すると、センスアンプ
で増幅されたデータがレジスタ１０の列にストアされる
。次に、転送トランジスタ１６．１７が導通すると、レ
ジスタ１０の列に書込まれたデータの反転出力がビット
線対１．２に転送される。ｎ番地のワード線が立上げら
れると、反転されたデータが対応のメモリセル列に書込
まれる。
ｆｆｌｌｌ図はレジスタにデータが残っていて、成るワ
ード線に対応するメモリセル列のデータを反転し、その
反転したデータを他のワード線に対応するメモリセル列
に書込むテスト動作を説明するためのフロー図である。
ード線に対応するメモリセル列のデータを反転し、その
反転したデータを他のワード線に対応するメモリセル列
に書込むテスト動作を説明するためのフロー図である。
この実施例においては、レジスタ１０にデータが桟って
いるため、転送トランジスタ１６．１７が導通すると、
レジスタ１０にストアされているｍ番地ワード線の１列
分のデータの反転出力がビット線対１．２に転送される
。そして、ｎ番地のワード線が立上げられると、対応す
るメモリセル列に反転されたデータが記憶される。
いるため、転送トランジスタ１６．１７が導通すると、
レジスタ１０にストアされているｍ番地ワード線の１列
分のデータの反転出力がビット線対１．２に転送される
。そして、ｎ番地のワード線が立上げられると、対応す
るメモリセル列に反転されたデータが記憶される。
第第２図はこの発明のさらに他の実施例を示す図である
。
。
前述の第１図に示した実施例では、−敷積出回路８の一
致検出出力がワード線ごとに出力されるため、エラーを
生じたメモリセルのコラムアドレスを知るためには、再
びメモリセルのそれぞれについて外部よりテストデータ
を書込み、そして読出してメモリの外部に接続されたテ
スト装置によって、読出されたデータと期待値とを比較
する必要がある。
致検出出力がワード線ごとに出力されるため、エラーを
生じたメモリセルのコラムアドレスを知るためには、再
びメモリセルのそれぞれについて外部よりテストデータ
を書込み、そして読出してメモリの外部に接続されたテ
スト装置によって、読出されたデータと期待値とを比較
する必要がある。
そこで、第第２図に示した実施例は、エラーを生じたメ
モリセルのコラムアドレスを検出できるように構成した
ものである。すなわち、−敷積出回路８の出力をラッチ
するためにラッチ回路３０が設けられ、このラッチ回路
３０の出力は転送トランジスタ３１．３２を介してＩ１
０線対１１゜第２に接続される。転送トランジスタ３１
． ３２のゲートは共通接続され、そこにコラムデコー
ダ出力信号Ｙｍが与えられる。
モリセルのコラムアドレスを検出できるように構成した
ものである。すなわち、−敷積出回路８の出力をラッチ
するためにラッチ回路３０が設けられ、このラッチ回路
３０の出力は転送トランジスタ３１．３２を介してＩ１
０線対１１゜第２に接続される。転送トランジスタ３１
． ３２のゲートは共通接続され、そこにコラムデコー
ダ出力信号Ｙｍが与えられる。
一致検出回路８はレジスタ１０にストアされているテス
トデータとメモリセル２２から読出されたデータとの一
致を判別し、一致、不一致出力をラッチ回路３０にラッ
チさせる。転送トランジスタ３１，３２がコラムデコー
ダ出力信号Ｙｍによって導通すると、ラッチ回路３０の
出力がＩ１０線対１１．第２に与えられる。したがって
、Ｉ１０線対１１．第２にはエラーの生じたメモリセル
に対応するコラムアドレスを容品に出力することができ
る。
トデータとメモリセル２２から読出されたデータとの一
致を判別し、一致、不一致出力をラッチ回路３０にラッ
チさせる。転送トランジスタ３１，３２がコラムデコー
ダ出力信号Ｙｍによって導通すると、ラッチ回路３０の
出力がＩ１０線対１１．第２に与えられる。したがって
、Ｉ１０線対１１．第２にはエラーの生じたメモリセル
に対応するコラムアドレスを容品に出力することができ
る。
［発明の効果］
以上のように、この発明によれば、ラインモードをテス
トするために、第１および第２の論理レベルに対応した
第１および第２の電圧を正転または反転あるいは正転と
反転との組合わせでメモリセルに書込、読出できるよう
にしたので、ビット線方向に沿ってもランダムなパター
ンを実現できるラインモードテストが可能となり、テス
ト時間の大幅な短縮を図ることができ、ラインモードテ
ストの不良検出感度を格段に向上することができる。
トするために、第１および第２の論理レベルに対応した
第１および第２の電圧を正転または反転あるいは正転と
反転との組合わせでメモリセルに書込、読出できるよう
にしたので、ビット線方向に沿ってもランダムなパター
ンを実現できるラインモードテストが可能となり、テス
ト時間の大幅な短縮を図ることができ、ラインモードテ
ストの不良検出感度を格段に向上することができる。
第１図はこの発明の一実施例のブロック図である。第２
図はこの発明の一実施例の動作を説明するためのフロー
図である。第３図は第１図に示した実施例によるテスト
パターンの一例を示す図である。第４図はこの発明の他
の実施例におけるテストパターン発生部を示す電気回路
図である。第５図は第４図に示した実施例におけるテス
トパターンの一例を示す図である。第６図はレジスタに
データが残っていて、同一ワード線のメモリセル列に反
転したテストデータを記憶させる動作を説明するための
フロー図である。第７図は同じくデータの変化の状態を
示す図である。第８図はレジスタデータが残っておらず
、成るメモリセル列から読出したデータを反転して同一
ワード線のメモリセル列に記憶させる動作を説明するた
めのフロー図である。第９図は同じくデータの変化の状
態を示す図である。第１０図はレジスタにデータが残っ
ておらず、成るメモリセル列からデータを読出し、反転
したデータを異なるワード線に対応するメモリセル列に
記憶させる動作を説明するためのフロー図である。第１
１図はレジスタにデータが残っていて、異なるワード線
に対応するメモリセル列にデータを記憶させる動作を説
明するためのフロー図である。第第２図は、この発明の
さらに他の実施例を示す図である。第１３図は従来のダ
イナミックＲＡＭの全体の構成を示すブロック図である
。第１４図はラインモードテスト回路を内蔵した従来の
ダイナミックＲＡＭのアレイ構成の一部を示す図である
。第１５図は第１４図に示した従来のダイナミックＲＡ
Ｍでラインモードテストを実行する動作を説明するため
のフロー図である。第１６図はｍｘｎのマトリックスよ
りなるメモリアレイを示す図である。第１７図は従来の
ダイナミックＲＡＭでラインモードテストをしたときの
テストパターンの一例を示す図である。 図において、１，２はビット線対、３，４はノード、５
はセンスアンプ、６，７．１４〜１７゜２０．２１．２
４〜２７，３１．３２は転送トランジスタ、８は一致検
出回路、９は一致線、１０はレジスタ、１１．第２はＩ
１０線対、１８，１９はパルスジェネレータ、２２はメ
モリセル、３０はラッチ回路を示す。 力２図 ち３回 第５回 （０） 第１０図 （ｄ） め９目 第６図 （０） （Ｃ） 勇８記 毘１１図 （ｅ） 第１５０
図はこの発明の一実施例の動作を説明するためのフロー
図である。第３図は第１図に示した実施例によるテスト
パターンの一例を示す図である。第４図はこの発明の他
の実施例におけるテストパターン発生部を示す電気回路
図である。第５図は第４図に示した実施例におけるテス
トパターンの一例を示す図である。第６図はレジスタに
データが残っていて、同一ワード線のメモリセル列に反
転したテストデータを記憶させる動作を説明するための
フロー図である。第７図は同じくデータの変化の状態を
示す図である。第８図はレジスタデータが残っておらず
、成るメモリセル列から読出したデータを反転して同一
ワード線のメモリセル列に記憶させる動作を説明するた
めのフロー図である。第９図は同じくデータの変化の状
態を示す図である。第１０図はレジスタにデータが残っ
ておらず、成るメモリセル列からデータを読出し、反転
したデータを異なるワード線に対応するメモリセル列に
記憶させる動作を説明するためのフロー図である。第１
１図はレジスタにデータが残っていて、異なるワード線
に対応するメモリセル列にデータを記憶させる動作を説
明するためのフロー図である。第第２図は、この発明の
さらに他の実施例を示す図である。第１３図は従来のダ
イナミックＲＡＭの全体の構成を示すブロック図である
。第１４図はラインモードテスト回路を内蔵した従来の
ダイナミックＲＡＭのアレイ構成の一部を示す図である
。第１５図は第１４図に示した従来のダイナミックＲＡ
Ｍでラインモードテストを実行する動作を説明するため
のフロー図である。第１６図はｍｘｎのマトリックスよ
りなるメモリアレイを示す図である。第１７図は従来の
ダイナミックＲＡＭでラインモードテストをしたときの
テストパターンの一例を示す図である。 図において、１，２はビット線対、３，４はノード、５
はセンスアンプ、６，７．１４〜１７゜２０．２１．２
４〜２７，３１．３２は転送トランジスタ、８は一致検
出回路、９は一致線、１０はレジスタ、１１．第２はＩ
１０線対、１８，１９はパルスジェネレータ、２２はメ
モリセル、３０はラッチ回路を示す。 力２図 ち３回 第５回 （０） 第１０図 （ｄ） め９目 第６図 （０） （Ｃ） 勇８記 毘１１図 （ｅ） 第１５０
Claims (7)
- （１）それぞれが第１のビット線と第２のビット線とを
含む複数のビット線対を含む半導体集積回路メモリのた
めのテスト信号発生器であって、第１および第２の論理
レベルに対応した第１および第２の電圧を出力する信号
源、 前記信号源から出力された第１および第２の電圧を選択
して前記第１および第２のビット線に与える第２のスイ
ッチング手段、および 前記信号源から出力された第１および第２の電圧を選択
しかつ反転して前記第１および第２のビット線に与える
第２のスイッチング手段を備えた、半導体集積回路メモ
リのためのテスト信号発生器。 - （２）さらに、前記複数のビット線対を第１および第２
のノードに分離させ、前記半導体集積回路メモリのメモ
リセルを前記第１および第２のノードに接続させるトラ
ンスファゲートを含み、前記信号源は、前記ビット線対
の第１のノードに正転および反転した論理レベル信号を
ストアするためのレジスタ手段であって、 前記第１のスイッチング手段は、前記レジスタ手段にス
トアされている正転および反転した論理レベル信号を前
記ビット線対のいずれかの第１のノードに与えるように
接続され、 前記第２のスイッチング手段は、前記レジスタ手段にス
トアされている正転および反転された論理レベル信号を
前記ビット線対のいずれかの第１のノードに与えるよう
に接続される、請求項第１項記載の半導体集積回路メモ
リのためのテスト信号発生器。 - （３）さらに、前記ビット線対の第１のノードに現われ
る正転および反転された論理レベル信号と前記ビット線
対の第２のノードに現われる論理レベル信号とを比較す
る比較手段を含み、前記第２のスイッチング手段は前記
比較手段と、前記レジスタ手段にストアされた正転また
は逆転された論理レベル信号に対応するビット線対のう
ちのいずれかのビット線に対応する第１のノードとの間
に接続される、請求項第２項記載の半導体集積回路メモ
リのためのテスト信号発生器。 - （４）さらに、前記比較手段の比較出力を一時記憶する
一時記憶手段、および 前記一時記憶手段に一時記憶されている比較出力を前記
ビット線対に出力する第３のスイッチング手段を含む、
請求項第３項記載の半導体集積回路メモリのためのテス
ト信号発生器。 - （５）第１および第２のビット線を含むビット線対と、
前記ビット線対に接続されたセンスアンプと、前記ビッ
ト線対に接続されたメモリセルと、前記メモリセルの機
能テストのためのテスト回路を有する半導体集積回路メ
モリのためのテスト信号発生器であって、 第１および第２の論理レベルに対応した第１および第２
の電圧を出力する信号源、 前記信号源から出力された第１および第２の電圧を選択
して前記第１および第２のビット線に与える第１のスイ
ッチング手段、および 前記信号源から出力された第１および第２の電圧を選択
しかつ反転して前記第１および第２のビット線に与える
第２のスイッチング手段を備えた、半導体集積回路メモ
リのためのテスト信号発生器。 - （６）内蔵されたテスト回路によってメモリセルの行を
テストする半導体集積回路メモリのテスト方法であって
、 前記半導体集積回路メモリの行に対応する複数のビット
数の少なくとも正転および反転された論理レベル信号の
いずれか一方を確立する第１のステップ、 前記確立された複数ビット数の少なくとも正転および反
転された論理レベル信号のいずれか一方を一時記憶する
第２のステップ、 前記第２のステップで記憶された論理レベル信号を読出
す第３のステップ、 前記第３のステップで読出された論理レベル信号を反転
する第４のステップ、 前記反転された論理レベル信号を前記メモリセルに転送
し、記憶させる第５のステップ、 前記第５のステップで記憶された論理レベル信号を読出
す第６のステップ、および 前記第６のステップで読出された論理レベル信号と、前
記第２のステップで一時記憶された論理レベル信号とを
比較する第７のステップを含む、半導体集積回路メモリ
のテスト方法。 - （７）さらに、前記第７のステップで比較された比較結
果を一時記憶する第８のステップを含む、請求項第６項
記載の半導体集積回路メモリのテスト方法。
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