JPH0349234B2 - - Google Patents
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- JPH0349234B2 JPH0349234B2 JP57132273A JP13227382A JPH0349234B2 JP H0349234 B2 JPH0349234 B2 JP H0349234B2 JP 57132273 A JP57132273 A JP 57132273A JP 13227382 A JP13227382 A JP 13227382A JP H0349234 B2 JPH0349234 B2 JP H0349234B2
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- H04N9/77—Circuits for processing the brightness signal and the chrominance signal relative to each other, e.g. adjusting the phase of the brightness signal relative to the colour signal, correcting differential gain or differential phase
- H04N9/78—Circuits for processing the brightness signal and the chrominance signal relative to each other, e.g. adjusting the phase of the brightness signal relative to the colour signal, correcting differential gain or differential phase for separating the brightness signal or the chrominance signal from the colour television signal, e.g. using comb filter
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Description
〔発明の技術分野〕
本発明は、ベースバンドのビデオ信号処理をデ
ジタル的に行うデジタルテレビジヨン受像機に係
り、特に標準モード以外の信号をも正常に受信可
能としたデジタルテレビジヨン受像機に関する。 〔発明の技術的背景とその問題点〕 従来、テレビジヨン受像機での信号処理は全て
アナログ信号処理により行われているが、特にビ
デオ段以降のアナログ信号処理については以下の
ような改善すべき問題点があつた。即ち、性能的
にはアナログ信号処理の一般的な弱点とされてい
る時間軸上の処理性能に起因する問題であり、具
体的にはクロスカラー・ドツト妨害として画面に
現われる輝度信号・色度信号分離性能、各種画質
改善性能、同期性能等である。一方、コスト面お
よび製作上の問題としては、回路をIC化しても
外付け部品、調整個所が多いといういことであ
る。 このような問題を解決するため、ビデオ段以降
の色信号復調に致る信号処理を全デジタル化する
ことが検討されている。このようないわゆるデジ
タルテレビジヨン受像機においては、特に輝度信
号と色度信号の分離（Ｙ−Ｃ分離）に関し、通常
の放送信号に対しては問題ないが、一部に存在す
る信号発生器、ビデオゲーム装置等から到来す
る、カラーサブキヤリア周波数と水平同期周波数
とが対応関係を有しない標準モード以外のビデオ
信号に対してはＹ−Ｃ分離が困難となり、画像品
位が劣化するおそれがあつた。 〔発明の目的〕 本発明の目的は、放送信号等の標準モードのビ
デオ信号以外の信号に対しても、なんらの切換操
作を必要とすることなく正常に動作するデジタル
テレビジヨン受像機を提供することにある。 〔発明の概要〕 本発明は到来したビデオ信号が標準モードか否
かを正確に検出し、それに基きＹ−Ｃ分離回路に
おける分離方式を切換えるようにしたものであ
る。 即ち、本発明はデジタルビデオ信号から水平同
期信号を検出する手段と、この手段により得られ
る水平同期検出信号の周期値を記憶する水平周期
メモリ回路と、このメモリ回路の出力に基き到来
するビデオ信号が標準モードか否かを検出する水
平標準モード検出回路と、デジタルビデオ信号か
ら輝度信号と色度信号とを分離する回路であつ
て、水平標準モード検出回路からの標準モード検
出信号により制御され、到来するビデオ信号が標
準モードと検出されたときは垂直方向の相関を利
用したフイルタを構成して分離を行い、標準モー
ドと検出されないときは水平方向のサンプル点を
用いたフイルタを構成して分離を行うＹ−Ｃ分離
回路とを備えたことを特徴としている。 〔発明の効果〕 本発明によれば、到来したビデオ信号が標準モ
ードか否かが自動的に検出され、それに基いてＹ
−Ｃ分離回路が到来ビデオ信号に適した状態に自
動的に切換制御されるため、放送信号以外のあら
ゆるビデオ信号に対応し、良好な画像再生が可能
となる。 〔発明の実施例〕 第１図に本発明の一実施例に係るデジタルTV
受像機の要部のブロツク図を示す。 図において、交流的に結合されているアナログ
ビデオ信号１は、バツフア回路２に入力される。
バツフア回路２の出力３は、帯域制限のためのロ
ーパスフイルタ（LPF）４に導かれる。LPF４
のカツトオフ周波数は本システムをNTSC、
PALで共用するため5.5MHzになつている。帯域
制限されたビデオ信号出力７は、バツフアアンプ
回路８に導かれる。バツフアアンプ回路８はアナ
ログビデオ信号１が1Vp-pで入力された時に、後
段のＡ／Ｄコンバータ（ADC）１０の入力信号
９がほぼ2VP-Pとなるように調整されている。
ADC１０は入力信号９をサンプリングクロツク
（φS）１２でサンプリングし、例えば８ビツトに
量子化して出力する。サンプリングクロツク
（φS）１２の周波数Sは S＝4SC （SC＝カラーサブキヤリア周波数） である。 φS１２はデジタル回路部６２に導かれる。φS１
２に同期した８ビツトのデジタル化されたビデオ
信号１１（以下DVS信号という）も又同様にデ
ジタル回路部６２に導かれる。デジタル回路部６
２内のブロツクは全てデジタル回路で構成されて
いる。DVS信号１１は同期検出・タイミング発
生回路２７に導かれる。同期検出・タイミング発
生回路２７はDVS信号１１から同期パルスを検
出し、その同期パルス検出信号に従つて各種のタ
イミング信号２８，２９，３０，３１，３２を発
生する。 ペデスタルクランプ回路１９はビデオ信号１の
直流再生のための回路であり、タイミング信号３
２によりDVS信号１１のペデスタルレベルを検
出し、ペデスタルレベルが所定の値になるような
制御信号２０を出力する。クランプ回路１９の出
力２０はＤ／Ａコンバータ（DAC）２１に導か
れ、アナログ信号に変換される。DAC２１の出
力２２は抵抗を経てバツフアアンプ回路８の入力
にクランプ用電圧として重畳され、そのDCレベ
ルを制御する。 タイミング信号３１はPLL（Phase Locked
Loop）制御回路２３に必要なタイミング信号で
ある。PLL制御回路２３はサンプリングクロツ
ク（φS）１２の周波数及び位相を制御するための
回路である。即ち、ADC１０〜同期検出・タイ
ミング発生回路２７〜PLL制御回路２３〜DAC
１６〜VCXO１３〜ADC１０のループでPLL回
路を形成している。本実施例では、基本的には
NTSC入力の場合、φS１２の位相の１つがＩ軸に
一致するように、PAL入力の場合、Ｕ軸に一致
するようにPLLがかかるようになつている。
NTSC、PAL入力の切換情報は信号１５（以下、
NTSC／PAL切換信号という）より得られる。 PLL制御回路２３の制御信号出力２４はDAC
１６に導かれ、アナログ信号１４に変換される。
このアナログ制御信号１４は電圧制御型水晶発振
器（VCXO）１３に導かれ、これによりVCXO
１３の出力にサンプリングクロツクφS１２を得
る。VCXO１３の水晶発振子はNTSC／PAL切
換信号１５によつて切換えられ、所定のφSが得ら
れるようになつている。なお、本実施例のPLL
制御システムの原理的な実施例については米国特
許第4291332号明細書に述べられている。 第１図でコントロールデータ１７はデジタル
TV受像機のコントロールを行うデジタルデータ
であり、例えばリモコン受信回路（図示せず）か
ら得られる。コントロールデータ１７はデコーダ
４７によりデコードされ、各部のコントロールを
行う。このデコードされたコントロール信号は、
色飽和度およびコントラスト・ブライトコントロ
ール信号４８と色相コントロール信号４９とから
なつている。色相コントロール信号４９はPLL
制御回路２３を介してサンプリングクロツクφS１
２の位相を変えることにより、色相をコントロー
ルする。PLL制御回路２３には又、水平フライ
バツク信号（以下HFB信号と言う）１８が入力さ
れており、PAL入力時の周知のパルアイデント
（PAL Ident）信号（以下PID信号と言う）２５
を発生する。 同期検出・タイミング発生回路２７のタイミン
グ信号出力２９は、水平カウントダウン回路３２
に導かれる。水平カウントダウン回路３２はHFB
信号１８を用いてタイミング信号２９から水平同
期再生を行い、水平ドライブ信号（HDout）３４
を出力する。水平カウントダウン回路３２はま
た、サンプリングクロツク（φS）１２と水平同期
信号との関係を判定し、NTSC信号入力の場合φS
≒910H（H；水平周波数）のとき、PALの場合φS
≒1135Hのとき水平同期標準モード（HMOD）
信号３５を出力する。同期検出・タイミング発生
回路２７のタイミング出力３０及び水平カウント
ダウン回路３２の出力３３は、垂直同期再生を行
う垂直カウントダウン回路３６に導かれている。
垂直カウントダウン回路３６は再生された垂直同
期信号（VDout）３７を出力する。 HDout信号３４はドライバ回路（Ｈドライバ）
５０で増幅された後、信号線５１を経て水平偏向
系（図示せず）に導かれる。 一方、VDout信号３７は垂直ランプ発生、及び
垂直ハイト制御回路を含むＶランプハイト回路５
２に導かれ、その出力５３は垂直偏向系（省略）
に導かれる。 DVS信号１１はまた輝度信号Ｙと色度信号Ｃ
とを分離するＹ−Ｃ分離回路３８に導かれる。Ｙ
−Ｃ分離回路３８は垂直相関を利用してＹ−Ｃ分
離を行う分離回路（コムフイルタとして周知であ
る）と、垂直相関を用いないで水平方向のサンプ
ル点を用い、水平相関のみによりフイルタを構成
した分離回路（バンドパスフイルタとして周知で
ある）とを有し、HMOD信号３５により分離回
路が選択される。即ちHMOD＝“１”の時コムフ
イルタでＹ−Ｃ分離を行い、HMOD＝“０”の時
はバンドパスフイルタを用いてＹ−Ｃ分離を行う
ように構成されている。Ｙ−Ｃ分離回路３８には
NTSC／PAL切換信号が導かれており、この切
換信号に従つて１水平遅延量が切換えられるごと
くなされている。この遅延量はNTSCで910ビツ
ト遅延、PALでは1135ビツト遅延である（1Hデ
イレイラインとして周知である）。 分離された色信号（Ｃ信号）３９と、色復調の
基準位相を与えるパルス（φC２６とPID信号２
５、コントロール信号４８、バーストフラツグパ
ルスBFP２８は、色プロセス回路４１に導かれ
る。色プロセス回路４１は自動色飽和度コントロ
ール（ACC）回路、カラーキラー回路、および
φC２６を基準パルスにして２軸の同期検波によ
り色信号（NTSCでＩ、Ｑ信号、PALでＵ、Ｖ
信号）を復調する色復調回路とから構成されてい
る。色プロセス回路４１に入力されたコントロー
ル信号４８はACC回路を制御し、色飽和度、つ
まり色の濃さを制御する。色プロセス回路４１の
出力４２としては、復調出力Ｉ／Ｕ、Ｑ／Ｖが得
られる。 Ｙ−Ｃ分離回路３８で分離された輝度信号
（Y′信号）４０はＹプロセス回路４３に導かれ
る。Ｙプロセス回路４３の他方の入力はコントロ
ールデータ信号４８であり、この信号によつてブ
ライト、コントラストが制御される。このＹプロ
セス回路４３はブライト、コントラスト制御回路
の水平、垂直の輪郭補正信号を得る回路とより構
成され、制御あるいは補正されたＹ信号４４を出
力する。 色復調信号４２とＹ信号４４はRGBマトリツ
クス回路４５に導かれ、所定のマトリツクス演算
により３原色Ｒ、Ｇ、Ｂの信号４６となる。この
Ｒ、Ｇ、Ｂの信号４６はDAC５４によりアナロ
グ信号にもどされる。DAC５４はＲ、Ｇ、Ｂ用
の８ビツトのDAC3個から構成されており、その
出力５５はバツフアアンプ５６に導かれる。バツ
フアアンプ５６は入力信号を増幅しＲ、Ｇ、Ｂの
出力５７，５８，５９を色出力回路（図示せず）
へ導く。色出力回路はCRT６０に接続されてい
る。 次に、第１図の要部の具体的な構成を詳細に説
明する。 まず、第２図は以下の詳細な説明に関し、表記
上の説明を行うための図である。なお以下の説明
においては正論理を使用することにする。 第２図ａは加算器を示している。Ｎビツトから
なるＡ入力７０とＭビツトからなるＢ入力７１に
対し、Ａ＋Ｂ出力７３はＬビツトになることを示
している。Co７２は最低位ビツトに加わるキヤ
リー入力を示している。ａに示したように複数ビ
ツトから成る信号はN′b，M′b，L′bという様に
表記することにする。 同図ｂは減算器を示している。Ａ入力７５、Ｂ
入力７７は加算器７８で加算され、Ａ−Ｂ出力７
６となる。図示したように加算器７８の入力のう
ち減算する入力に対して、一の符号を付すことに
する。 同図ｃはＮビツトのラツチ回路を示している。
入力８０はラツチ８３に導かれクロツク７９の立
ち上りタイミングでラツチされ、出力８４とな
る。図中信号８２はリセツト端子Ｒへの入力を示
し、信号８２が“１”の時ラツチ出力８４はオー
ル“０”となる。また、図中信号８１はプリセツ
ト端子Prへの入力を示し、この信号８１が“１”
の時、出力８４はオール“１”となる。 同図ｄはシフトレジスタを示している。信号８
５は入力を示し、信号８６はシフトクロツク
（φ）、信号８８は出力である。信号８７はリセツ
ト端子Ｒの入力であり、これが“１”の時出力８
８はオール“０”となる。 同図ｅは同期型のＭビツトカウンタを示す。入
力クロツクが９０であり、クロツク同期型リセツ
ト信号が９１であり、出力が９２である。図中Ｎ
がカウンタ番号を示し、ｊ＝１〜ＭはＭ段のカウ
ンタ段であることを表わしている。なお、クロツ
ク９０に対して非同期型のリセツト端子を有する
カウンタについてはリセツト端子をR*と表記す
る。 同図ｆはクロツク同期型プリセツタブルカウン
タを示している。即ち９６はプリセツトデータ入
力を示し、９５はプリセツトタイミング信号入力
を示す。 同図ｇはNAND型のセツトリセツト（RS）フ
リツプフロツプを示し、端子入力９９が“０”
の時、Ｑ出力１０１は“１”となる。 同図ｈはデータセレクタを示し、Ａ入力１０
４、Ｂ入力１０５を選択信号Ｓ１０９に従つて１
０８として出力する。出力１０８の論理はＳ・Ａ
＋Ｂとなる。即ち、Ｓ＝“１”の時出力１０８
にはＡ入力１０４の情報が出力され、Ｓ＝“０”
の時出力１０８にはＢ入力１０５の情報が出力さ
れる。 なお、以下の説明において複数段のカウンタと
カウント状態を入力クロツク単位で表現する場合
には、カウンタ出力を上位ビツトからQN，QN-1，
…Q3，Q2，Q1とした時、“000…000”を零とし、
“000…001”を１、“000…010”を２、“000…011”
を３という表現することにする。 （同期検出・タイミング発生回路） 第１図において、ペデスタルクランプ用DAC
２１の出力２２が0Vの時、バツフア６の出力７
にはDCクランプ電圧0Vのアナログビデオ信号が
得られる。今、DCクランプ電圧0Vの時、アナロ
グビデオ信号１としてAPL（Average Picture
Level）の最も小さい信号が入力された場合、第
３図に示したようにADC１０のダイナミツクレ
ンジ３−１，３−２に対してADC１０の入力が
３−３のような波形となるよう第１図のバツフア
２、LPF４、バツフア６、バツフアアンプ８は
調整されている。 第３図において、ペデスタルレベル（PDL）
３−４を、“00101111”の値にし、水平同期信号
分離レベル（SDLH）３−５を（PDL）３−４
の約1/2レベル“00001111”に選ぶ。本発明の一
実施例におけるペデスタルクランプの制御ループ
により、入力されたビデオ信号１のペデスタルレ
ベルは（PDL）３−４の値にクランプされる。
このクランプ回路については後述する。 第４図にADC１０のダイナミツクレンジに関
して、ペデスタルクランプ電圧0Vの信号４−１
と正常なクランプがかかつた信号４−２の様子を
示す。第４図中、（SDLV）４−３は垂直同期信
号分離レベルを示しており、特にゴースト等の外
乱に対し垂直同期再生を確実にするために、
（SDLH）３−５より（PDL）３−４に近く取つ
ている。この例では（SDLV）４−３は
“00011111”とした。このようにしてペデスタル
クランプのかかつたデジタルビデオ信号DVS１
１が同期検出・タイミング発生回路２７に導かれ
る。 第６図に同期検出・タイミング発生回路２７の
構成を示す。この回路２７は大きく分けて、同期
分離・水平同期パルス幅検出回路系１２０と、水
平同期周期性・連続性検出回路系１２１と、タイ
ミング発生回路系１２２とからなる。 まず、入力されたDVS信号１１は水平同期用、
垂直同期用の同期信号をそれぞれ分離するための
水平同期用分離回路１２３、垂直同期用分離回路
１２５に導かれ、同期分離信号１２４および
CSV信号１２６が分離される。同期分離信号１
２４は、高域成分、つまり色周波数成分を除去す
るLPF１２７でフイルタリングされる。LPF１
２７の出力１２８は複合同期信号（CSH）であ
り、水平同期パルス幅検出用カウンタ回路１２９
に導かれる。カウンタ回路１２９の出力１３０は
幅検出回路１３１に入力され、このカウント値が
所定の値になると、つまり水平同期信号のパルス
幅が所定の幅になると第１の水平同期検出信号
（HS′信号）１３２が幅検出回路１３１より出力
される。幅検出カウンタ制御ゲート回路１３３、
幅検出回路１３１よりHS′信号１３２が出力され
るとカウンタ回路１２９をCSH信号１２８入力
を一定期間受付けないように制御し、ゴーストの
大きい信号入力によるCSH信号１２８の割れ等
による水平同期の誤動作を防ぐためのものであ
る。CSH信号１２８及びカウンタ回路の出力１
３０はCSH信号１２８の立ち下りタイミングを
制御する水平同期タイミング制御回路１３５に導
かれる。この水平同期タイミング制御回路１３５
はHS′信号１３２の出力タイミングから、一定期
間内にCSH信号１２８が立ち下らない場合は、
バーストクラツグパルスやPLL、クランプ用の
各種タイミング信号を発生するタイミング発生回
路系１２２を非動作状態とする信号RS4１３６
を発生する。このように所定の条件を満たす
CSH信号１２８が到来した時のみPLL、クラン
プ等の動作が行われるため、非常に安定した（外
乱に強い）PLLおよびクランプ回路が構成でき
ることになる。 水平同期周期性・連続性検出回路系１２１は、
水平同期信号（実際はHS′信号）の周期性および
連続性を検出し、所定の周期と連続性を有した
HS′信号のみを第２の水平同期検出信号（HS信
号）１３９として得る。 周期検出カウンタ１４１はφSを基準クロツクと
してカウントする11段のカウンタで、その11ビツ
トの出力１４３は２周期分のカウント値を記憶可
能な周期メモリ回路１４４に導かれている。今、
所定の周期性と連続性を有したHS信号１３９が
水平同期周期性・連続性検出回路１３８の出力に
得られると、ラツチパルス発生回路１４６から
SR6Q1out信号１４７が発生され、これによつて
カウンタ１４１の出力１４３が周期メモリ回路１
４４に記憶される。差検出回路１４８は周期メモ
リ回路１４４内の２周期分の値の差を検出し、判
定回路１５１は差検出回路１４８の出力１５０か
らこの差が所定値以下のとき判定信号（DCK信
号）１５２を出力する。 次にタイミング発生回路系１２２においては、
水平同期立ち下り検出回路１５３でHS信号１３
９とRS4信号１３６から水平同期信号の立ち下
りタイミングを検出し、立ち下りを検出するとカ
ウンタ１５８のカウント動作を開始するようカウ
ンタリセツト用フリツプフロツプ１５６を制御
し、リセツト信号１５７を発生させる。カウンタ
１５８は６段構成のもので、このカウンタ１５８
の出力１５９と後述するPLL制御回路の出力SR9
Ｑ1信号１６１、SR9Q1信号１６２とによりPLL、
クランプ回路動作に必要な各種タイミング信号１
６３〜１６９およびバーストフラツグパルス
（BFP）２８をバーストフラツグ・PLL・クラン
プ用タイミング発生回路１６０より発生する。 第６図の同期検出・タイミング発生回路２７に
ついて、さらに具体的に説明する。第７図に第６
図中の同期分離・水平同期幅検出回路系１２０と
水平同期周期性・連続性検出回路系１２１の具体
的回路図を示す。 第７図において、DVS信号１１は水平同期用
分離回路１２３としての比較回路（Comp1）１
８０にX1入力として与えられて、X2入力である
水平同期分離レベル（SDLH）１８１と比較さ
れ、X2≧X1の出力が分離信号１２４として得ら
れる。同様に垂直同期用分離回路１２５としての
比較回路（Comp2）１８２より垂直同期用分離
信号（CSV）１２６が得られる。水平、垂直の
各同期分離レベル（SDLH）１８１、（SDLV）
１８３は第３図、第４図にて説明したように
SDLH＝“00001111”、SDLV＝“00011111”であ
るから、各比較回路１８０，１８２は各々簡単な
ゲート１個で実現できる。比較回路１８０の出力
１２４は、４段構成のシフトレジスタ１８４に導
かれる。シフトレジスタ１８４のシフトクロツク
φSである。このシフトレジスタ１８４の各ビツト
の出力は４入力NANDゲート１８５に与えられ、
出力１２８としてCSH（CSHの反転）が得られ
る。シフトレジスタ１８４およびゲート１８５は
LPF１２７を構成し、SC周期以下の成分、つま
り色周波数成分を除去する。 一方、カウンタ回路１２９、幅検出回路１３
１、ゲート回路１３３、水平同期タイミング制御
回路１３４においては、第８図にタイムチヤート
を示したようにCSH＝“１”となるとカウンタ１
８７がカウントを始め、このカウンタ１８７の
“48”カウント出力（ANDゲート１９０の出力）
はシフトレジスタ１９１に導かれ、ANDゲート
１９２を通して幅検出パルス（HS′）１３２が得
られる。HS′信号が得られるとRSフリツプフロ
ツプ１９３がセツトされ、その出力１９５によ
りゲート１８８を通してカウンタ１８７のリセツ
ト信号１８９が強制的“０”とされる。ORゲー
ト１９６は水平同期タイミング制御出力を得るゲ
ートで、カウンタ１８７のカウント値が“48”〜
“128”の間“１”を出力する。今、ゲート１９６
の出力が“１”の期間にCSH信号が立ち下る
（信号１２８が立ち上る）と、NANDゲー
ト１９７の出力１３６に第８図にRS4で示した
波形が得られ、RS4信号１３６の立ち下りが
CSH信号の立ち下りのタイミングを与えること
がわかる。NANDゲート１９４はカウンタ１８
７のカウント値が“239”のときフリツプフロツ
プ１９１のＱ出力１９５を反転させる。これによ
りHS′信号１３２が出力された後、“240”−“48”
＝“192”（φS単位）の間はカウンタ１８７がCSH
信号入力を受け付けないよう動作する。ANDゲ
ート１３２−２はQ18・RS4Q（後述する）の論理
出力を１３２−１として出力する。 HS′信号３２は水平同期周期性・連続性検出回
路系１２１に導かれる。この検出回路系１２１の
説明の前に本実施例のデジタルTV受像機の
NTSC、PALの各々の信号受信時における水平
周波数の対応範囲、及び周期検出カウンタ１４１
の動作について述べる。 放送波で定義されるNTSC信号は4SC＝910H
（H；水平周波数、SC；カラーサブキヤリア周波
で4SC＝14.3MHz）である。 一方、4SC≠910Hのような信号も、一部のカ
ラーバー信号発生器、ビデオゲーム等に存在して
いる。すなわち、カラーサブキヤリア周波数SC
と水平周波数Hとの間に何の関係もない信号が存
在する。今、実用上問題のないよう水平周波数の
対応範囲をH＝15.73±0.5kHzとすると、この範
囲に相当する１水平期間内にカウンタ１８７でサ
ンプルクロツクφS（＝4SC）が“880”〜“944”
カウントされ得ることになる。 PALの場合は、4SC≒1135H（4SC≒17.73MHz）
であり、同様にH＝15.625kHz±0.5kHzとすると、
１水平期間にカウント可能なφSの数は、“1099”
〜“1173”ということになる。水平同期信号の周
期性検出は上述の水平周波数対応範囲をカバーし
なければならない。このため周期性を検出する第
７図の周期検出カウンタ１４１，２１３は、φSを
基準として１水平期間カウント可能なカウンタで
あり、11段構成となる。カウンタ２１３はHS′信
号１３２の到来時、NTSCで“144”カウントに、
PALで“64”カウントにプリセツトされること
により、周期性検出のタイミングが容易に取れる
ようになつており、同時にこのようなプリセツト
により後述するように第１図の水平カウントダウ
ン回路３２の回路構成も簡単化することができ
る。 第９図にHS′信号１３２と水平周期対応範囲を
示すゲート信号（HMasＲ）及びカウンタ２１３
のカウント値の関係を示す。図のように所定周期
で、かつ連続的に得られるHS′信号１３２のみが
水平同期検出信号HSとしてHS＝HS′・HMasＲで
示す積論理で得られる。SR6Q1はこのHS信号１
３９とSをシフトクロツクとして蓄積するシフ
トレジスタ２１５の出力を示す。第９図中９−
１，９−２はカウンタ２１３のNTSC、PALの
各信号受信時におけるカウント状態を示す。 第１０図にHS′信号１３２の周期性・連続性を
検出するタイムチヤートを示す。HMasＲ信号は
NTSC信号受信時は１０−１で示すようにカウン
タ２１３の“1024”カウントで立ち上り、HS′信
号の立ち下りに同期して立ち下る。また、１０−
３で示すようにHS′信号が欠落すると、HMasＲ
信号は“1088”カウントで立ち下り、カウンタ２
１３は“144”カウントにプリセツトされたまま、
次のHS′信号の到来を待つ。１０−４で示すよう
に再びHS′信号が得られると、１０−５で示す
HS′信号からHS信号が得られる。PAL信号受信
時も基本的動作は同じである。第１０図で示した
ように水平同期検出信号HSは、外乱に強い高精
度な信号として得られることが理解されよう。 第７図において、ORゲート２０７の出力とし
てHMasＲ信号が得られ、ANDゲート２０８の
出力としてHS信号１３９が得られる。HS′信号１
３２の反転でリセツトされ、NORゲート２１１
の出力でセツトされるRSフリツプフロツプ２１
２のＱ出力がHS′信号欠落時の制御信号（第１０
図のRS3Q）を与える。カウンタ２１３のプリセ
ツト信号はORゲート２０４の出力２０３として
得られる。NTSC信号に制御されるプリセツトデ
ータ発生回路２０１は、上記したようにNTSC信
号受信時に“144”カウントに相当するデジタル
値“00010010000”を発生し、PAL信号受信時に
“64”カウントに相当するデジタル値
“00001000000”をそれぞれ発生する。 HS信号１３９はシフトレジスタ２１５に導か
れる。このシフトレジスタ２１５のQ1出力１４
７はカウンタ２１３の11ビツト出力２１４をラツ
チ２１６にラツチするタイミングを与える。ラツ
チ２１６の出力１４９はラツチ２１７に導かれ
る。これら２段のラツチ２１６，２１７は第１の
水平周期メモリ回路１４４を構成しており、カウ
ンタ２１３からの２周期分のデータを記憶してい
る。ラツチ２１６，２１７の値の差を検出するの
が差検出回路１４８としての減算器２１９であ
り、差出力２２０を判定回路１５１に出力する。 判定回路１５１においては、差出力２２０の11
ビツトのデータのうち上位９ビツトをNANDゲ
ート２２１とANDゲート２２２に入力し、ゲー
ト２２１，２２２の出力をORゲート２２３に入
力して、出力としてDCK信号１５２を得る。即
ち、ラツチ２１６の出力１４９とラツチ２１７の
出力２１８の差が±“３”以内であればDCK信号
１５２は“１”となる。HS信号１３９、ラツチ
２１６の出力１４９、DCK信号１５２、シフト
レジスタ２１５の出力１４７は第１図の水平カウ
ントダウン回路３２に導かれる。 第１１図にバーストフラツグ・PLL・クラン
プ用タイミング発生回路系１２２のより具体的な
構成を示す。HS信号１３９の反転信号２３２は
RSフリツプフロツプ２３４をセツトし、RS4
信号１３６はこのフリツプフロツプ２３４をリセ
ツトする。フリツプフロツプ２３４の出力２３
５は水平同期信号の立ち下り（後縁）に同期して
立ち上る信号であり、シフトレジスタ２３６に導
かれる。シフトレジスタ２３６の1出力１５４
は１段構成のカウンタ（フリツプフロツプ）２３
７に導かれる。今、シフトレジスタのQ1出力１
５４が“０”→“１”になると、カウンタ２３７
のQ41出力１５７は“０”となり、これによりカ
ウンタ２３８はリセツト状態が解除されカウント
を開始する。カウンタ２３８は６段のもの構成
で、出力Q36・Q35.Q33の論理でNANDゲート２
３９を介して自己リセツトがかかるようになつて
いる。 タイミング発生回路１６０の動作を第１２図に
示す。第１２図では、CHS信号（第７図のLPF
１２７の出力）、HS信号１３９、φS、シフトレジ
スタ２３６のQ1出力１５４、カウンタ２３７の
Q41出力１５７、カウンタ２３８のQ31、Q32…
Q36出力に反応させて、カウンタ２３８のカウン
ト値と共に各種のタイミング信号を示した。これ
らのタイミング信号入、出力２８，１６３，１６
４，１６５，１６６，１６７，１６８，１６９，
１５７，２３０，１６１，１６２については後述
のクランプ回路、PLL制御回路の詳細な説明に
おいて適宜説明する。 （ペデステルクランプ回路） 第１図のペデステルクランプ回路１９は、第４
図４−２の波形で示したように、到来するDVS
信号１１のペデスタルレベルを（PDL）３−４
“00101111”の値にクランプする回路である。 第１３図にペデスタルクランプ回路１９の具体
的回路図を示す。図中HSD信号２８０は、HS信
号１３９が得られていると“１”となる同期検出
状態を示す信号であり、同期検出判定回路２８５
に入力される、今、HSD＝“０”即ち、同期検出
が行われていない状態であると、ペデスタルクラ
ンプをかけるべきタイミング情報（例えばBFP
２８）を得ることができないため、まず同期信号
部分を切出す必要がある。このためHSD信号２
８０が“１”→“０”となると、シフトレジスタ
２８４でHSD信号２８０の立ち下りを検出し、
この検出信号２７６（ゲート２７５の出力）で、
クランプ電圧をデシタル量として記憶しているラ
ツチ２７２をリセツトする。ラツチ２７２の出力
２０がオール“０”となると、クランプ電圧（第
１図のDAC２１の出力２２）は0Vとなり、クラ
ンプ制御系は初期状態に設定される。 一般的にビデオ信号入力が存在すると、初期設
定時におけるADCのダイナミツクレンジと信号
の関係は、第４図に４−１で示したようになつて
いる。第１３図においてDVS信号１１である８
ビツト信号のオア論理をとるゲート２５２の出力
は、ADC１０のダイナミツクレンジのLSB側端
を入力信号が横切つた期間のみ、つまりDVS信
号１１がオール“０”となつたとき“０”とな
る。このゲート２５２の出力は８段構成のシフト
レジスタ２５３に導かれている。シフトレジスタ
２５３の全ての出力を入力とするNORゲート２
５４の出力２５５には、ゲート２５２の出力を
LPFを通した信号に相当する信号が“１”とし
て得られる。これらのゲート２５２、シフトレジ
スタ２５３、ゲート２５４によりDVS信号１１
のレベル検出回路２８１が構成される。この検出
回路２８１の出力信号２５５の立ち上りタイミン
グをNANDゲート２５６で検出し、RSフリツプ
フロツプ２５７をセツトする。このフリツプフロ
ツプ２５７のＱ出力２５８は、10ビツトのデータ
セレクタ２６９のＢ入力に導かれている。なお、
データセレクタ２６９のＢ入力データはこの時、
図示しないエンコーダによりMSB側から
“1111111000”に変換されて入力されるものとす
る。データセレクタ２６９の10ビツト出力２７０
とラツチ２７２の12ビツト出力２７３は、LSB
を一致させて減算器２７１で差を取られる。その
差信号がシフトレジスタ２５３のQ3出力のタイ
ミング（ANDゲート２７８の出力タイミング）
で再びラツチ２７２に書き込まれる。 上記した動作を繰り返すことにより、クランプ
レベルはHS信号１３９が得られるまで上昇する。
HS信号１３９が得られると、HSD＝“１”となり
同期検出状態となる。HSD＝“１”の時、切換回
路２８３を構成するデータセレクタ２６９の出力
２７０にはＡ信号２６８が導かれ、ペデスタルク
ランプモードとなる。DVS信号１１は減算器２
５０で（PDL）２５１“00101111”の分だけ減
算される。減算器２５０の出力のサイン（sgn）
ビツトは、DVCS信号２８６として後述するPLL
制御回路に導かれる。また、減算器２５０のsgn
ビツトを含む８ビツト出力はラツチ２６３に導か
れ、第１１図におけるカウンタ２３８からの第１
２図に示した1/2φS周期であるQ31出力２３０で
サンプリングされる。 加算器２６５、ラツチ２６６はデジタル型の積
分回路２８２を構成している。積分回数はラツチ
２６６のφ入力１６３で決まる。第１２図に示し
たようなカラーバースト期間の積分を行うため、
この積分回数は12回とする。ラツチ２６６の出力
２６７のうち、下位２ビツトを切捨てた10ビツト
出力２６８がデータセレクタ２６９のＡ入力に導
かれる。 なお、加算器２６５のC0入力は第１１図にお
けるカウンタ２３８からのQ32出力２４１が導か
れてウオーブリング信号となつており、これによ
りクランプの精度を向上させている。上述した12
回の積分が終了すると、ラツチ２６６にはタイミ
ング発生回路１６０からのL2R信号１６４のタイ
ミングでリセツトがかかる。 減算器２７１、ラツチ２７２もまた積分回路２
８４を構成しており、減算器２７１の入力２７０
がオール“０”となるように積分がくり返され、
これによりペデスタルレベルが安定する。なお、
タイミング発生回路１６０からのL12φ信号１６
９及びゲート２７８の出力はラツチ２７２のクロ
ツクを与える信号２７９となり、その反転出力２
０−１はクランプ用DAC２１のデータラツチの
クロツクに使用される（第１図では省略）。 （PLL制御回路） PLL制御回路２３の原理的な構成例について
は米国特許第429133230明細書に述べられている
ため、ここではPLL制御回路２３についてはそ
の具体的回路構成及び特徴について述べる。 第１４図はPLL制御回路２３の概略構成を示
すブロツク図である。誤差検出回路３００はタイ
ミング信号であるL7φ信号１６２、L2R信号１６
４、L6R信号１６５に制御されて、DVS信号１
１に関しk 〓j=1 （P4j-3−P4j-1）、 k 〓j=1 （P4j-2−P4j） ……(1) の積分演算を行う。なお、P4jのサンプリング点
については第５図のカラーバースト波形５−１上
に示す。第５図で５−２は、演算を行う期間（バ
ースト期間）を示しており、本実施例に関しては
ｋ＝６として使用した。即ち、６バースト期間に
つき上記(1)式の積分演算を行うことになる。 第５図に示したようにカラーバーストの位相に
対して目標とするサンプリング位相をθとする
と、誤差信号は Ｅ＝6 〓j=1 （P4j-3−P4j-1）−k 〓j=1 （P4j-2−P4j）tanθ ……(2) となる。(2)式の誤差演算を行うのが誤差演算回路
３０２であり、その演算出力３０３は誤差積分回
路３０４に導かれる。誤差積分回路３０４の出力
２４はDAC１６に導かれ、これによつてPLLが
かかることになる。(2)式よりθの値（実際はtanθ
の値）を可変とすることにより、任意のサンプリ
ング位相を得ることができる。なお、色相のコン
トロールは、このtanθの値を可変とすることによ
り行う。即ち、色相コントロールデータ発生回路
３０５はコントロール信号４９を受けると、予め
定められているコントロールデータに従つてtanθ
の値を選び出し、その値を示す信号３０６を誤差
演算回路３０２に出力する。 一方、前記(1)式の積分演算結果、つまり誤差検
出回路３００の出力３０１のsgnビツトは基準サ
ンプリング位相検出ゲート回路３１４に導かれ、
ここで基準となるサンプリング位相を与える基準
位相パルス３１５が生成される。この基準位相パ
ルス３１５は連続的に基準パルスを発生する基準
パルス発生回路３１６に導かれ、基準位相、つま
りNTSCの場合でＩ軸、PALの場合でＵ軸をそ
れぞれ示すφC信号２６が基準パルスとして得ら
れる。なお、PALについては基準位相としてＵ
軸を得ると共に、PALアイデント信号を必要と
する。 １ビツトからなるDVCS信号２８６はバースト
検波積分回路３０８に導かれ、カラーバーストの
６周期期間、φC信号２６でサンプリングされる
とともに、そのサンプリング結果が積分される。
積分結果３０９はPALアイデント信号の安定性
を得るための時定数回路（積分回路に等しい）３
１０に導かれる。この時定数回路３１０の出力３
１１とPID信号２５及びタイミング信号である
L12φ信号１６９により、PALアイデント判定ゲ
ート回路３１２でPALアイデントが所定の関係
を満しているか否かが判定され、所定の関係にな
い場合は、リセツト信号３１３が出力される。
PALアイデント発生回路３０７は、HFB信号１８
を入力とする１段のカウンタで、そのカウント出
力としてPID信号を得る。リセツト信号３１３は
このカウンタのリセツト端子に入力されている。
前記基準サンプリング位相は、PALにおいては
Ｕ軸即ち、PID信号２５に従つてバースト位相に
対して±45°の位相となる。 第１５図にPLL制御回路２３のより具体的な
回路構成を示す。DVS信号１１はラツチ３２０
に導かれる。ラツチ３２０のリセツト信号はL6R
信号１６５である。ラツチ３２０の出力３２１は
減算器３２２に導かれる。減算器３２２の出力３
２３はラツチ３２４に導かれ、ラツチ３２４の出
力３２５はラツチ３２７に導かれる。ラツチ３２
７の出力３２８は12ビツトから成り、減算器３２
２の一方の入力となる。この出力３２８のMSB
側から８ビツト分の出力３３０が誤差演算回路３
０２に導かれる。ラツチ３２０の12ビツト出力３
２５もまた誤差演算回路３０２に導かれる。 L2R信号１６４、L7φ信号１６２は誤差演算回
路３０２を制御する信号であり、(1)式で示した積
分演算結果においてラツチ３２４の出力３２５に k 〓j=1 〓（P4j−P4j-2）の値が、ラツチ３２７の出
力にk 〓j=1 〓（P4j-1−P4j-3）の値がそれぞれ来るよ
うラツチ３２４，３２７を制御する。積分結果の
データのうちのサインビツト３２６，３２９は基
準サンプリング位相検出ゲート回路３１４に導か
れる。 今、NTSCでθ＝33°とするとＱ軸（Ｑ−軸）
が検出でき、またPALでθ＝±45°とするとPID
信号に制御されＵ軸が検出できる。 第１５図中、ANDゲート３３８がＱ軸検出用
ゲートであり、ANDゲート３３９，３４０がＵ
軸検出用ゲートである。各ゲート３３８〜３４０
の出力はORゲート３４１に導かれる。ORゲー
ト３４１の出力３１５は基準パルス発生回路３１
６に導かれる。シフトレジスタ３５４は基準軸検
出用であり、そのQ1出力３５５がカウンタ３５
６をリセツトする。カウンタ３５６のQ62出力３
５７はシフトレジスタ３５８に入力され、Sク
ロツクで同期化されてシフトレジスタ３５８の
Q1出力よりφC信号２６として得られる。このφC
信号２６の立ち上りタイミングがQ-軸を示すこ
とになる。第１６図にL7φ信号１６２、L6R信号
１６５、SR9R信号１６７、シフトレジスタ３５
４の入力３１５およびそのQ1出力３５５、Q61、
カウンタ３５６のQ62出力３５７、φSおよび第１
１図のフリツプフロツプRSS1のＱ出力の各波形
を示した。 色相コントロールは２ビツトステツプとした。
コントロールデータ４９はデータデコーダ３３３
でデコードされ、エンコーダROM３３５でエン
コードされる。NTSCの場合、コントロールデー
タ４９が“00”の時のθの値を33°（中心値）に、
“01”の時θ＝27°に、“10”の時θ＝37°に、“11”
の時θ＝41°に選ぶことにすると、tan33°はsgnを
含む６ビツトで近似すすればtan33°＝“010101”
とエンコードされ、同様にtan27°＝“010000”、
tan37°＝“011000”、tan41°＝“011100”とエンコ
ードされる。 PALの場合はPID信号２５によりエンコード値
が制御される。PALの時、コントロールデータ
“00”はθ＝±45°となり、エンコード出力はsgn
を含む７ビツトで近似しPID＝“１”の時、
“0111111”をエンコード出力として得、PID＝
“０”（以下単にという）の時、“1000000”を
得る。コントロールデータ“01”の時θ＝PIDで
“0110000”を、で“1000000”を得る。コン
トロールデータ“10”の時PIDで“0111111”を、
PIDで“1110000”を得る。コントロールデータ
“11”の時PIDで“011111”をで“1100000”
を得る。 このように、色相コントロールに関しては、
NTSC信号及びPID信号２５に従つて所定のエン
コード出力（エンコーダ３３５の出力）３３６が
得られる。エンコーダ３３５の出力３３６はtanθ
の値を示し、誤差演算回路３０２に導かれる。 誤差演算回路３０２はラツチ３２４の出力３２
５とエンコーダ３３５の出力３３６とを乗算する
乗算器３３２と、この乗算器３３２の出力３３７
とラツチ３２７の出力３３０とを加算する加算器
３３１とより成る。タイミング信号（φn〓）１６
８は乗算器３３２の乗算タイミンングを与える。
加算器３３１の出力３４３は誤差積分回路３０４
における加算器３４４に入力される。加算器３４
４の他の入力は、ラツチ３５１の出力３５２であ
る。加算器３４４の出力３４６はラツチ３５１に
導かれている。L12φ信号はラツチ３５１のラツ
チタイミングを与えると共にANDゲート３４８，
３４７に導かれ、オーバーフロー、アンダーフロ
ーの検出タイミングに使用される。 これら加算器３４４、ラツチ３５１、ANDゲ
ート３４７，３４８で誤差積分回路３０４を構成
している。ラツチ３５１は13ビツト構成であり、
MSB側から９ビツトの出力２４が第１図のPLL
用DAC１６に導かれる。 上述したようにゲート３４８はオーバーフロー
検出ゲートで、出力３４９が“１”の時ラツチ３
５１をプリセツトし、その出力をオール“１”と
する。ゲート３４７はアンダーフロー検出ゲート
で、出力３５０が“１”の時ラツチ３５１をリセ
ツトし、その出力をオール“０”とする。なお、
加算器３４４の出力３５３はオーバーフローの出
力を示している。 第１５図中において、DVCS信号２８６は加算
器３６１に導かれており、加算器３６１の出力３
６２はラツチ３６３に導かれる。ANDゲート３
５９はPAL時のＵ軸検波位相信号３６０を出力
し、ラツチ３６３にクロツクとして与える。これ
らのゲート３５９、加算器３６１、ラツチ３６３
でバースト検波積分回路３０８を構成する。この
積分回路３０８のsgn出力３６５は時定数回路３
１０に導かれ、さらに積分される。 時定数回路３１０は加算器３６６とこの加算器
３６６のsgn出力３６８およびこれ以外の５ビツ
トの出力３６７をラツチするラツチ３７１，３７
２を主体として構成されている。 なお、ANDゲート３７３、NORゲート３７４
は各々オーバーフロー、アンダーフロー検出用で
あり、検出タイミング信号はφn〓信号１６８であ
る。ラツチ３７１の出力３７７はPALアイデン
ト判定ゲート回路３７９に導かれる。今、PAL
アイデント発生用のカウンタ３８０の71出力３
８１が“１”で、ラツチ３７１の出力３７７が
“１”であると、L12φ信号１６９のタイミングで
カウンタ３８０がリセツト信号３１３によりリセ
ツトされ、Ｕ軸検波とPALアイデントを所定の
条件に引きもどす。そしてカウンタ３８０のQ71
出力にPID信号２５が得られる。 （水平カウントダウン回路） 第１図における水平カウントダウン回路３２の
詳細なブロツク図を第１７図に示す。水平カウン
トダウン回路３２は４つの大きなブロツク４６
１，４６２，４６３，４６４から構成される。連
続性および同期性が検出された第６図の周期メモ
リ回路１４４の出力L4out信号１４９及びタイミ
ング信号１４７、判定回路１５１のDCK出力１
５２から、到来する水平同期信号の周期を記憶す
るのが第２の水平周期メモリ回路４６１である。
また、こうして記憶された水平周期データ４２４
を入力として、到来する水平周波数HとφSの関係
を検出し、水平標準モードを示すHMOD信号４
００を判定するのが水平標準モード検出回路４６
４である。HMOD信号４００は第１図に示した
ようにＹ−Ｃ分離回路３８に導かれており、
HMOD＝“１”の時、周知のようにＹ−Ｃ分離回
路３８はライン相関を利用してＹ、Ｃ両信号の分
離を行う（これはコムフイルタとして周知であ
る）。 一方、HMOD＝“０”の場合はＹ、Ｃ分離をラ
イン相関を用いて行うと、場合によつては分離が
非常に悪くなる（1H遅延線上のサンプル点がお
互いに画面上ではなれている場合）ため、Ｙ、Ｃ
分離は周知の水平方向のサンプル点同士を使つた
BPFにより行う。このようにHMOD信号４００
はＹ−Ｃ分離回路３８の動作を切換える働きをす
る。 水平周期メモリ回路４６１の出力４２４は水平
同期再生回路４６２に導かれ、この再生回路４６
２によつて水平ドライブ信号（HDout）３４を得
る。HFB信号１８と到来するHS信号１３９の位相
を比較し、所定の位相関係にない場合、水平同期
再生回路４６２に信号４５８を出力して、位相を
引込むための回路が水平位相検出回路４６３であ
る。 以下、第１７図の各ブロツク４６１，４６２，
４６３，４６４をさらに詳しく説明する。 (a) 水平周期メモリ回路４６１ L4out信号１４９は減算器４０１に導かれ
る。一方、第６図のラツチパルス発生回路１４
６からのSR6Q1out信号１４７は水平周期メモ
リタイミング発生回路４０８に導かれ、この回
路４０８で各種のタイミング信号４０９，４１
０，４１１が発生される。これらのタイミング
信号４０９，４１０，４１１は第６図の判定回
路１５１よりのDCK信号１５２により制御さ
れる。減算器４０１の出力４０２は差分検出ゲ
ート回路４０５に入力され、その差分値が検出
される。このゲート回路４０５は差分値の大き
さにより、時定数切換回路４０３及び制御信号
発生ゲート回路４１７に制御信号４０３−１，
４０７を供給し、また差分値が零の場合は加算
器４１２にウオーブリング信号４０６を与え
る。時定数切換回路４０３は上記の差分値に従
つて系の時定数を制御するよう動作する。時定
数切換回路４０３の出力４０４は、加算器４１
２に導かれる。加算器４１２の他の入力は
MSB側の11ビツトから成る16ビツトであり、
水平周期値メモリ回路４２１の出力４２４と、
水平周期補正メモリ回路４２２の16ビツトのう
ちLSB側５ビツトの出力４２３とからなる信
号４２５である。加算器４１２の出力16ビツト
のうちMSB側11ビツトは、切換回路４１５に
導かれる。切換回路４１５の他の入力には標準
水平周期発生回路４２６の出力４２７が導かれ
ている。水平周期値が所定の条件を満す値でな
い場合（例えばPower ON時）、水平周期が異
常であることを異常値検出ゲート回路４３１で
検出し、水平周期値プリセツト回路４３３に検
出信号４３２を送る。 水平周期値プリセツト回路４２３は信号４３
２と共にHSD信号２８０が入力されることに
よつて、制御信号発生ゲート回路４１７に信号
４３４を供給する。これによりゲート回路４１
７は水平同期値メモリ回路４２１にプリセツト
タイミング信号４１９を供給するとともに、切
換回路４１５に切換信号４２０を供給し、切換
回路４１５を通してメモリ回路４２１を信号４
２７で与えられる標準水平周期値にプリセツト
する。 第１８図に水平周期メモリ回路４６１の具体
的回路構成を示す。第１８図において、水平周
期メモリタイミング発生回路４０８は６段構成
のシフトレジスタ４８４、ANDゲート４８５、
RSフリツプフロツプ４９１から構成されてい
る。第２３図には各タイミング信号のタイムチ
ヤートを示した。 第２３図より理解できるように、ゲート４８
５はDCK信号１５２が“１”の時、自己リセ
ツト信号４８７を出し、シフトレジスタ４８４
のQ3以降の出力は出ないことになる。即ち、
差検出がφSで±“３”以上の値であると周期メ
モリは何の動作も行わず、前の状態を保つこと
を示している。 減算器４０１の出力は８ビツトが有効ビツト
長となつており、その８ビツトの信号４７４は
データセレクタ４７５のＢ入力となる。一方、
８ビツトの信号４７４のうち、LSB側３ビツ
トの信号４７３はデータセレクタ４７５のＡ入
力となる。さらに、信号４７４のMSB側６ビ
ツトの信号４７２、LSB側２ビツトの信号４
７１は差分検出ゲート回路４０５に導かれ、両
者の差分つまり減算器４０１の出力の大きさが
検出される。差分検出ゲート回路４０５におい
て、６入力ANDゲート４７９、６入力NORゲ
ート４８０の各出力は、ORゲート４８２に導
かれる。ORゲート４８２の出力４７８は差分
が±“３”以内の場合、“１”となり、±“３”以
上の値となると“０”となる。 データセレクタ４７５の出力４０４は11ビツ
ト構成となつている。例えば減算器４０１の出
力が＋“２”の時、Ａ入力４７３には“010”が
入力されており、ORゲート４８２の出力４７
８は“１”となる。この時データセレクタ４７
５の出力４０４はMSB側から“00000000010”
となる。一方、減算器４０１の出力が＋“８”
の時、Ｂ入力４７４には“00000100”が入力さ
れており、ORゲート４８２の出力４７８は
“０”となる。この時データセレクタ４７５の
出力４０４は“00000100000”となる。 即ち、差分（信号４７４）が大きいと後述す
る系の収束を早めるべく時定数を小さくし、差
分が小さい場合は系の安定度を確保するために
時定数を大きくしている。従つて水平周期メモ
リ回路４６１の収束は早く、しかも一定の値ま
で収束すると時定数を大きくするため、水平周
期メモリ値が高性能に得られる。 データセレクタ４７５の出力４０４は加算器
４１２に導かれる。加算器４１２の他の入力は
水平周期値メモリ回路４１２の11ビツト出力４
２４と、５ビツトよりなる水平周期補正メモリ
回路４２２の出力５１４，５１６とより構成さ
れる16ビツト信号４２５である。両入力４０
４，４２５はLSBをそろえて加算される。 加算器４１２のウオーブリング入力４０６
（加算器LSBに“１”を加算する）は、差分検
出ゲート回路４０５が零を検出した時、AND
ゲート４８３の出力として得られるものであ
る。16ビツトからなる加算器４１２の出力４７
６のうちMSB側11ビツト５０８は、データセ
レクタ５０９のＢ入力に導かれる。これに引続
く３ビツト５０７は水平周期補正メモリ回路４
２２内のラツチ５１３に導かれ、またLSB側
２ビツトはラツチ５１５に導かれている。デー
タセレクタ５０９のＡ入力４２７には標準水平
周期の値が出力されている。即ち、NTSCで
“1054”の値“10000111110”、PALで“1199”
の値“10010101111”である。データセレクタ
５０９の出力５１０はラツチ５１２に導かれ
る。 第１８図において、水平周期値の異常を検出
する異常値検出ゲート回路４３１は予め定めら
れた範囲内に周期値があるか否かを判定するゲ
ート回路で、NTSCでは、周期値が“1024”〜
“1088”内にあるか否かを６入力ANDゲート５
１７で検出する。PALにおいては“1160”〜
“1224”内にあるか否かをANDゲート５１９−
１で検出する。周期値４２４が所定の値にない
とNORゲート５２１の出力５２２は“１”と
なり、ORゲート５０３に導かれる。ORゲー
ト５０１の他方の入力はHSD信号２８０であ
る。 シフトレジスタ５０３の入力５０２が“１”
となると、ANDゲート５０４の出力５０５が
“１”となり、この出力５０５はデータセレク
タ５０９を制御する。ANDゲート５００はこ
の時Sクロツクを４９９を出力する。この
ANDゲート５００の出力４９９およびシフト
レジスタ４８４のQ5出力４９０は、ORゲート
４９７に導かれる。ORゲート４９７の出力４
９８はラツチ５１２，５１３，５１５のクロツ
ク入力となる。ゲート５０４の出力５０５はま
た、ラツチ５１３をリセツトすると共に、OR
ゲート４９５を通してラツチ５１５をリセツト
する。 信号４７７とフリツプフロツプ４９１のＱ出
力４９２はANDゲート４９４、ORゲート４９
５を通してラツチ５１５をリセツトする。第２
４図に水平周期値プリセツト回路のタイムチヤ
ートを示す。 (b) 水平標準モード検出回路４６４ 第１９図に水平標準モード検出回路４６４の
詳細な回路図を示す。第１９図において、水平
標準モード検出ゲート回路４２８は、水平周期
値メモリ回路４２１の出力４２４の値を検出
し、標準モードと判断すると出力５５０に
“１”を出力する。 第２０図にNTSC、PAL各々に対する標準
モードを定義した図を示す。今、Ｎ＝4SC／Hの 値を考えると、第２０図の５６０に示すように
Ｎの値が“904”〜“916”となる入力に対して
HMOD＝“１”（標準モード入力を示す）とし、
それ以外をHMOD＝“０”とする。５６０は水
平周期値メモリ回路４２１の出力を第１８図の
ラツチ５１２の出力値で示したものである。す
なわち、ラツチ５１２の出力で見ると“1048”
〜“1060がHMOD＝“１”の範囲となる。 ５６２，５６３は同様にPALについて示し
た。PALの場合、ラツチ５１２の出力で見る
と“1192”〜“1208”となる入力に対して
HMOD＝“１”となる。 第１９図においてゲート５４０，５４１，５
４２がNTSCのHMODを検出するためのもの
であり、ゲート５４４，５４５，５４７は
PALのHMODを検出するためのものである。
検出信号５５０はタイミング信号である
SR12Q6信号４９３とともにANDゲート５５１
に入力され、カウンタ５５５をリセツトすると
共にRSフリツプフロツプ５５８をセツトする。
また信号５５０の反転信号は、信号４９３とと
もにANDゲート５５２に入力され、カウンタ
５５５の入力信号となる。RSフリツプフロツ
プ５５８のリセツトはカウンタ５５５の各入、
出力の論理積をとるNANDゲート５５６の出
力５５７により行なわれる。図示したように積
分回路４３０は、HMOD＝“０”となる入力に
対しては水平同期入力連続８個の積分が成立す
る必要があり、この積分によりHMOD信号４
００の安定度を向上している。このため結果的
にはＹ−Ｃ分離の安定性が確保される。 (c) 水平同期再生回路４６２ 第１７図において、水平同期再生回路４６２
は基本的には、水平周期値L15出力４２４に従
つて、水平同期信号を再生する水平同期カウン
タ回路４４５を動作させ、所定のHDout信号３
４を得るものである。 第２１図に水平同期再生回路４６２の具体的
回路構成を示す。水平カウンタプリセツト値演
算回路４３５には第１８図のラツチ５１２の出
力４２４と、水平カウンタ制御量エンコーダ回
路４５９の出力４６０が導かれ、加算器５７０
−１で加算される。エンオーダ回路４９５の出
力４６０は水平カウンタのカウント数を制御し
て水平位相を引き込むためのデータであり、
HS信号１３９とHFB信号１８の位相が一致して
いるとオール“０”となる。11ビツトからなる
加算器５７０−１出力はラツチ５７０−２に導
かれ、S信号に位相同期させられる。 ラツチ５７０−２の出力４３６は11ビツトの
比較器５７１からなる一致検出回路４３７に導
かれる。比較器５７１の他の入力は、水平カウ
ンタ５７２の出力11ビツトである。比較器５７
１の一致出力４３８はカウンタ５７２のプリセ
ツト端子PTに与えられると同時に、水平ドラ
イブパルス発生回路４３９内のシフトレジスタ
５７６に導かれる。シフトレジスタ５７６の
１出力５７７はRSフリツプフロツプ５７８をセ
ツトする。シフトレジスタ５７６のQ1出力４
４１はカウンタ５７２にプリセツトがかかつた
という情報を示す信号で、水平位相検出回路４
６３に導かれる。 水平カウンタ５７２はHDout信号３４用のカ
ウンタで、φSをクロツク入力とする11段のカウ
ンタにより構成されている。このカウンタ５７
２のプリセツトデータはNTSCの場合、カウン
ト値にして“145”となり、PALで“65”であ
り、これらはプリセツトデータ発生回路５７４
より与えられる。このプリセツト値は、第７図
の水平周期検出カウンタ２１３のプリセツト値
より１カウント進んだ値を使用している。そし
て５７３のカウント値はANDゲート５７３を
通してTHC信号４４７として取出される。 水平ドライブパルス発生回路４３９内のRS
フリツプフロツプ５７８のリセツト信号はゲー
ト５７９，５８０，５８１により得られる。フ
リツプフロツプ５７８の出力にHD信号４４０
が得られる。HD信号４４０はφSクロツク単位
で制御されたドライブパルスである。 第２５図に比較器５７１の出力４４５、シフ
トレジスタ５７６のQ1出力４４１、HD信号４
４０、及びNTSC、PALにおけるカウンタ５
７２のカウント値を示した。 第２６図には一般的なHD信号４４０、HFB信
号１８、THC信号４４７、およびNTSC、PAL
におけるカウンタ５７２のカウント値の概要と
位相関係を示した。同図よりTHC信号４４７の
立ち上りタイミングである８３２カウントは、
HFB信号１８の１周期のほぼ中間に位置してい
ることが理解できる。 第１８図の水平周期補正メモリ回路４２２の
５ビツト出力（MSB側３ビツト５１４、LSB
側２ビツト５１６）はデコーダ回路４４８に導
かれる。 第２１図においてデコーダ回路４４８，５９
０は５ビツト入力３２出力のデコーダで構成さ
れる。デコーダ５９０は５ビツト入力が
“00000”の時、第１のデコード出力５８７が
“１”となる。また、“00001”の時、第２のデ
コード出力５８８が“１”。“11111”の時最終
デコード出力５８９が“１”となる。デコーダ
５９０の出力５８１，５８８，…５８９は選択
ゲート回路４４４におけるANDゲート５８３，
５８４…５８５の一方の入力となる。 HD信号４４０は62個のインバータ列からな
るタツプ付の水平ドライブパルス遅延回路４４
２に入力されると同時に、ゲート５８３に導か
れる。遅延回路４４２の62個のインバータ列の
総遅延量はφSの１周期が望ましく、今φSとして
NTSCの場合を仮定すると総遅延量が70nsecと
なり、インバータ１段当りの遅延量は約1nsec
程度になる。遅延回路４４２からは２つのイン
バータ毎に５８２，５８６のように出力線が出
され、各出力が選択ゲート回路４４４における
ANDゲート５８３，５８４，…５８５の一方
の入力に与えられる。ANDゲート５８３，５
８４，…５８５の計32ビツトの出力はORゲー
ト５８６に導かれ、ORゲート５８６の出力に
HDout信号３４が得られる。 このように、水平周期補正メモリ回路４２２
の出力に従つてHD信号４４０を遅延させた出
力を選択し、HDout信号３４を得ている。この
結果、HDout信号３４はφSクロツク単位よりさ
らに高精度な分解能が得られることになる。 第２９図は、この効果をTV画面上の具体的
なパターンに対応させて説明するための図であ
る。第２９図ａは本来画面上に映されるべき縦
線を示す。同図ｂは上記水平周期補正を行わな
いでφS単位にHDout信号３４が出力される場合
の縦線の表示例を示したものである。 φS≠Ｎ・H（即ちφSとHの関係が整数倍の関
係にない場合、例えばPALの標準信号がそう
である）のとき、本来表示されるべき縦線（図
中破線）２９−４は実線で示したように表示さ
れ、２９−１，２９−２，２９−３の点で示し
たようにφS周期の幅のギヤを生じる。φS周期は
PALで約56nsecであるため、このギヤは肉眼
で感知されてしまう。このギヤを画面上で肉眼
の検知眼以下にしなければ高品位テレビジヨン
受像機としては十分でない。 本実施例では、このギヤを十分検知限以下に
もつて行くため、上述したように第１８図にお
ける水平周期補正メモリ回路４４２の出力５１
４，５１６により第２１図におけるHD信号４
４０の遅延量を制御することにより、水平同期
再生の分解能をφS単位以下にまで向上させてい
る。この結果、第２９図ｃに示すようにギヤ成
分は同図ｂに示すものより理論的には1/32に減
少し、実用上全く問題とはならなくなる。 (d) 水平位相検出回路４６３ 第１７図において、水平位相検出回路４６３
は、到来する水平同期信号（実際の信号として
はHS信号１３９）と、HFB信号１８の位相関係
を検出し、検出された位相情報に従つて水平同
期再生回路４６２を制御し、結果的にHS信号
１３９とHFB信号１８とを所定の位相関係にす
るべく位相引込みを行うための回路である。こ
の場合、位相の引込みは連続的に、しかも引込
み時間は早く行うよう構成されている。 第２２図に水平位相検出回路４６３の具体的
回路構成を示す。第２２図においてHFB信号１
８はHFB検出回路４５０のシフトレジスタ６０
０に導かれ、NANDゲート６０１でその立ち
上りが検出される。HFB信号１８の立ち上りが
検出されると、その検出信号４５１によりHFB
タイミング発生カウンタ回路４６３内のRSフ
リツプフリツプ６０３をセツトする。フリツプ
フリツプ６０３の出力６０４は８段構成のカ
ウンタ６４１のプリセツト端子に入力される。
カウンタ６４１のプリセツト値はNTSCの場合
“20”カウント、PALの場合“０”カウントと
なつており、以下の比較パルスをNTSC、
PAL共用としている。カウンタ６４１の出力
６０５は比較パルス発生回路４５４に導かれ
る。比較パルス発生回路４５４は到来するHS
信号１３９に対するHFB信号１８の各種タイミ
ング信号（比較パルス）を発生する。比較パル
スはTP1，TP2…TP6の６種類あり、図示した
ようにゲート６０６，６０７，６０８，６０
９，６１０，６１１およびRSフリツプフロツ
プ６１８，６１９，６２０，６２１，６２２よ
り作られる。ゲート６１１の出力６１２がTP1
であり、フリツプフロツプ６１９の出力６２４
がTP2、フリツプフロツプ６１８の出力６２３
がTP3、フリツプフロツプ６２０の出力６２６
がTP4、フリツプフロツプ６２２の出力６２８
がTP5、フリツプフロツプ６２１の出力６２７
がTP6である。 第２７図に位相が引込まれた状態のHFB信号
１８、カウンタプリセツトタイミング６０４
（CTR9PT）、HS信号１３９、TP1，TP2，
TP3，TP4，TP5，TP6の各タイムチヤートを
カウンタ６４１のカウント値とともに示した。
第２７図中カウンタ（CTR9）５４１のカウン
タ値“104”〜“108”はHFB信号１８のパルス
“１”の期間のほぼ中間の値を取つたものであ
り、この位置にHS信号１３９が引込まれるこ
とになる。 比較パルスTP1，TP2は図示したように引込
み位置の両側に位置するパルスで、水平位相が
少しずれていることを検知するパルスである。
TP3，TP4はHFB信号パルス“１”の中にある
図示したような比較パルスで、引込み位置から
約クロツクφSで60個程度ずれていることを検知
するパルスである。TP5，TP6は例えばTVの
チヤンネル切換等によりHFB信号１８HS信号１
３９の位相が大きくはずれていることを検知す
るパルスであり、互いにTHC信号（第２２図４
４７）のタイミングで切換えられる。 第２２図において、比較パルスTP1６１２，
TP4６２４，TP2４２５，TP3６２３，TP4６
２６，TP5６２２，TP6６２７は位相比較回路
４５７に導かれ、HS信号１３９との位相比較、
検出が行われる。TP3６２３，TP4６２６，
TP5６２２，TP6６２７は４ビツトから成るラ
ツチ６２９に導かれる。ラツチ６２９のクロツ
クにはHS信号１３９が導かれている。 ラツチ６２９の出力には、例えばTP3が
“１”の時HS信号１３９が入力される（TP3内
にHSが存在する状態）とPI−８信号５９４が
“１”となる。このように比較パルスTP3，
TP4，TP5，TP6内にHS信号１３９が到来す
ると比較パルス入力に従つてラツチ６２９の出
力が“１”となる。各比較パルスに対応するラ
ツチ６２９の出力をPI−８信号５９４，PI＋
８信号５９３、PI＋32信号５９１、PI＋32信
号５９２とする。これらの信号のサフイツクス
−８，＋８，＋32，−32は対応するラツチ出力が
“１”の時の、第２１図の水平同期カウンタ５
７２のカウント値の制御値を示している。例え
ばPI＋32信号５９１は水平同期カウンタ５７
２のプリセツトタイシブを32カウント分遅らす
ことにより位相引込みを行うための信号とな
る。第２２図において、ラツチ６２９のリセツ
ト端子には第２１図のフリツプフロツプ５７６
からのSR13Q1信号４４１が入力されており、
水平同期カウンタ５７２にプリセツトがかかる
毎にランチ６２９はクリアされる。所望の位相
に近い比較パルスTP1６１２，TP2６２４は引
込みの安定度を確保するため、TP3，TP4，
TP5，TP6の場合とは別に取扱われる。TP1パ
ルス６１２はHS信号１３９とともにANDゲー
ト６３０に入力され、ゲート６３０の出力は２
段構成のカウンタ６３２に導かれる。カウンタ
６３２のリセツト端子R*にはTP1・HSの論理
出力が導かれている。ゲート６３３を通してフ
リツプフロツプ６３４をセツトし、SR13Q1信
号６４０でリセツトすると、PI−２信号５９
６が得られる。即ち、HS信号１３９がTP1信
号６１２の中に連続して４回存在すると、制御
信号PI−２が得られる。TP2信号６２４につ
いても全く同様に、フリツプフロツプ６３９の
出力からPI＋２信号５９５が得られる。 第２１図において位相比較回路４５７の出力
PI−２信号５９６、PI＋２信号５９５、PI−
８信号５９４、PI＋８信号５９３、PI−32信
号５９２、PI＋32信号５９１は水平カウンタ
制御量エンコーダ回路４５９に導かれる。この
エンコーダ回路４５９は図示の如く例えばPI
＋32信号５９１が“１”の時、＋32の値を示す
“0100000”を出力し、PI−32信号５９２が
“１”の時、出力４６０に−32の値を示す
“1100000”を出力する。そしてエンコーダ４５
９の出力４６０は、水平カウンタプリセツト値
演算回路４３５内の加算器５７０に導かれる。 （垂直カウントダウン回路） 第１図における垂直カウントダウン回路３６は
第２８図に示したように、垂直再生回路３６−１
とHS信号１３９が検出されているか否かを判定
する同期確立判定回路３６−２となり構成され
る。垂直再生回路３６−１については、公知文
献：特願昭55−159673号公報「垂直同期回路」に
おいて基本的な回路例が詳細に述べられているの
で参照されたい。本発明の実施例における垂直再
生回路３６−１は上記公知文献の一部を変更すれ
ばよい。この変更部分につき述べると、第２８図
におけるカウンタ６５１，１３，６５３は上記公
知文献の第４図中の１０，１２に相当する各々２
段構成のカウンタである。本実施例においては
Q86信号６５０をカウンタ６５１の入力クロツク
とし、カウンタ６５１のQ2出力６５２をカウン
タ６５３の入力とし、カウンタ６５３から２・H
の信号を得る。また、カウンタ６５１のリセツト
入力はSR13Q1信号４４１となり、カウンタ６５
３のリセツト入力はSR13Q1信号＋Reset1（上記
公知文献の第４図参照）となる。また、上記公知
文献におけるCSの代りにCSV信号１２６を使用
すればよい。第２８図のVDout信号３７が垂直ド
ライブ信号である。VDout信号３７は、カウンタ
６６０に導かれる。カウンタ６６０のリセツト入
力はHS信号１３９となつている。RSフリツプフ
ロツプ６６３は同期確立の判定状態を記憶するも
ので、HS信号６６２でセツトされ、NANDゲー
ト６６１の出力でリセツトされる。即ち、VDout
信号１周期のうちにHS信号１３９が１個以上出
力されると、同期が確立していると判定され、フ
リツプフロツプ６６３のＱ出力が“１”となる。
このＱ出力はシフトレジスタ６６５でS信号に
同期され、シフトレジスタ６６５の出力から
HSD信号２８０が得られる。即ち、同期が確立
しているとHSD＝“１”となる。実際には、フリ
ツプフロツプ６６３のＱ出力は図示したように
RS18Q＋VDout・Q141のようにORを取られ、信
号６６４としてシフトレジスタ６６５に導かれ
る。信号６６４はHSDの２垂直期間に１回の割
合で前記クランプ回路１９を初期状態とするため
の信号となる。
ジタル的に行うデジタルテレビジヨン受像機に係
り、特に標準モード以外の信号をも正常に受信可
能としたデジタルテレビジヨン受像機に関する。 〔発明の技術的背景とその問題点〕 従来、テレビジヨン受像機での信号処理は全て
アナログ信号処理により行われているが、特にビ
デオ段以降のアナログ信号処理については以下の
ような改善すべき問題点があつた。即ち、性能的
にはアナログ信号処理の一般的な弱点とされてい
る時間軸上の処理性能に起因する問題であり、具
体的にはクロスカラー・ドツト妨害として画面に
現われる輝度信号・色度信号分離性能、各種画質
改善性能、同期性能等である。一方、コスト面お
よび製作上の問題としては、回路をIC化しても
外付け部品、調整個所が多いといういことであ
る。 このような問題を解決するため、ビデオ段以降
の色信号復調に致る信号処理を全デジタル化する
ことが検討されている。このようないわゆるデジ
タルテレビジヨン受像機においては、特に輝度信
号と色度信号の分離（Ｙ−Ｃ分離）に関し、通常
の放送信号に対しては問題ないが、一部に存在す
る信号発生器、ビデオゲーム装置等から到来す
る、カラーサブキヤリア周波数と水平同期周波数
とが対応関係を有しない標準モード以外のビデオ
信号に対してはＹ−Ｃ分離が困難となり、画像品
位が劣化するおそれがあつた。 〔発明の目的〕 本発明の目的は、放送信号等の標準モードのビ
デオ信号以外の信号に対しても、なんらの切換操
作を必要とすることなく正常に動作するデジタル
テレビジヨン受像機を提供することにある。 〔発明の概要〕 本発明は到来したビデオ信号が標準モードか否
かを正確に検出し、それに基きＹ−Ｃ分離回路に
おける分離方式を切換えるようにしたものであ
る。 即ち、本発明はデジタルビデオ信号から水平同
期信号を検出する手段と、この手段により得られ
る水平同期検出信号の周期値を記憶する水平周期
メモリ回路と、このメモリ回路の出力に基き到来
するビデオ信号が標準モードか否かを検出する水
平標準モード検出回路と、デジタルビデオ信号か
ら輝度信号と色度信号とを分離する回路であつ
て、水平標準モード検出回路からの標準モード検
出信号により制御され、到来するビデオ信号が標
準モードと検出されたときは垂直方向の相関を利
用したフイルタを構成して分離を行い、標準モー
ドと検出されないときは水平方向のサンプル点を
用いたフイルタを構成して分離を行うＹ−Ｃ分離
回路とを備えたことを特徴としている。 〔発明の効果〕 本発明によれば、到来したビデオ信号が標準モ
ードか否かが自動的に検出され、それに基いてＹ
−Ｃ分離回路が到来ビデオ信号に適した状態に自
動的に切換制御されるため、放送信号以外のあら
ゆるビデオ信号に対応し、良好な画像再生が可能
となる。 〔発明の実施例〕 第１図に本発明の一実施例に係るデジタルTV
受像機の要部のブロツク図を示す。 図において、交流的に結合されているアナログ
ビデオ信号１は、バツフア回路２に入力される。
バツフア回路２の出力３は、帯域制限のためのロ
ーパスフイルタ（LPF）４に導かれる。LPF４
のカツトオフ周波数は本システムをNTSC、
PALで共用するため5.5MHzになつている。帯域
制限されたビデオ信号出力７は、バツフアアンプ
回路８に導かれる。バツフアアンプ回路８はアナ
ログビデオ信号１が1Vp-pで入力された時に、後
段のＡ／Ｄコンバータ（ADC）１０の入力信号
９がほぼ2VP-Pとなるように調整されている。
ADC１０は入力信号９をサンプリングクロツク
（φS）１２でサンプリングし、例えば８ビツトに
量子化して出力する。サンプリングクロツク
（φS）１２の周波数Sは S＝4SC （SC＝カラーサブキヤリア周波数） である。 φS１２はデジタル回路部６２に導かれる。φS１
２に同期した８ビツトのデジタル化されたビデオ
信号１１（以下DVS信号という）も又同様にデ
ジタル回路部６２に導かれる。デジタル回路部６
２内のブロツクは全てデジタル回路で構成されて
いる。DVS信号１１は同期検出・タイミング発
生回路２７に導かれる。同期検出・タイミング発
生回路２７はDVS信号１１から同期パルスを検
出し、その同期パルス検出信号に従つて各種のタ
イミング信号２８，２９，３０，３１，３２を発
生する。 ペデスタルクランプ回路１９はビデオ信号１の
直流再生のための回路であり、タイミング信号３
２によりDVS信号１１のペデスタルレベルを検
出し、ペデスタルレベルが所定の値になるような
制御信号２０を出力する。クランプ回路１９の出
力２０はＤ／Ａコンバータ（DAC）２１に導か
れ、アナログ信号に変換される。DAC２１の出
力２２は抵抗を経てバツフアアンプ回路８の入力
にクランプ用電圧として重畳され、そのDCレベ
ルを制御する。 タイミング信号３１はPLL（Phase Locked
Loop）制御回路２３に必要なタイミング信号で
ある。PLL制御回路２３はサンプリングクロツ
ク（φS）１２の周波数及び位相を制御するための
回路である。即ち、ADC１０〜同期検出・タイ
ミング発生回路２７〜PLL制御回路２３〜DAC
１６〜VCXO１３〜ADC１０のループでPLL回
路を形成している。本実施例では、基本的には
NTSC入力の場合、φS１２の位相の１つがＩ軸に
一致するように、PAL入力の場合、Ｕ軸に一致
するようにPLLがかかるようになつている。
NTSC、PAL入力の切換情報は信号１５（以下、
NTSC／PAL切換信号という）より得られる。 PLL制御回路２３の制御信号出力２４はDAC
１６に導かれ、アナログ信号１４に変換される。
このアナログ制御信号１４は電圧制御型水晶発振
器（VCXO）１３に導かれ、これによりVCXO
１３の出力にサンプリングクロツクφS１２を得
る。VCXO１３の水晶発振子はNTSC／PAL切
換信号１５によつて切換えられ、所定のφSが得ら
れるようになつている。なお、本実施例のPLL
制御システムの原理的な実施例については米国特
許第4291332号明細書に述べられている。 第１図でコントロールデータ１７はデジタル
TV受像機のコントロールを行うデジタルデータ
であり、例えばリモコン受信回路（図示せず）か
ら得られる。コントロールデータ１７はデコーダ
４７によりデコードされ、各部のコントロールを
行う。このデコードされたコントロール信号は、
色飽和度およびコントラスト・ブライトコントロ
ール信号４８と色相コントロール信号４９とから
なつている。色相コントロール信号４９はPLL
制御回路２３を介してサンプリングクロツクφS１
２の位相を変えることにより、色相をコントロー
ルする。PLL制御回路２３には又、水平フライ
バツク信号（以下HFB信号と言う）１８が入力さ
れており、PAL入力時の周知のパルアイデント
（PAL Ident）信号（以下PID信号と言う）２５
を発生する。 同期検出・タイミング発生回路２７のタイミン
グ信号出力２９は、水平カウントダウン回路３２
に導かれる。水平カウントダウン回路３２はHFB
信号１８を用いてタイミング信号２９から水平同
期再生を行い、水平ドライブ信号（HDout）３４
を出力する。水平カウントダウン回路３２はま
た、サンプリングクロツク（φS）１２と水平同期
信号との関係を判定し、NTSC信号入力の場合φS
≒910H（H；水平周波数）のとき、PALの場合φS
≒1135Hのとき水平同期標準モード（HMOD）
信号３５を出力する。同期検出・タイミング発生
回路２７のタイミング出力３０及び水平カウント
ダウン回路３２の出力３３は、垂直同期再生を行
う垂直カウントダウン回路３６に導かれている。
垂直カウントダウン回路３６は再生された垂直同
期信号（VDout）３７を出力する。 HDout信号３４はドライバ回路（Ｈドライバ）
５０で増幅された後、信号線５１を経て水平偏向
系（図示せず）に導かれる。 一方、VDout信号３７は垂直ランプ発生、及び
垂直ハイト制御回路を含むＶランプハイト回路５
２に導かれ、その出力５３は垂直偏向系（省略）
に導かれる。 DVS信号１１はまた輝度信号Ｙと色度信号Ｃ
とを分離するＹ−Ｃ分離回路３８に導かれる。Ｙ
−Ｃ分離回路３８は垂直相関を利用してＹ−Ｃ分
離を行う分離回路（コムフイルタとして周知であ
る）と、垂直相関を用いないで水平方向のサンプ
ル点を用い、水平相関のみによりフイルタを構成
した分離回路（バンドパスフイルタとして周知で
ある）とを有し、HMOD信号３５により分離回
路が選択される。即ちHMOD＝“１”の時コムフ
イルタでＹ−Ｃ分離を行い、HMOD＝“０”の時
はバンドパスフイルタを用いてＹ−Ｃ分離を行う
ように構成されている。Ｙ−Ｃ分離回路３８には
NTSC／PAL切換信号が導かれており、この切
換信号に従つて１水平遅延量が切換えられるごと
くなされている。この遅延量はNTSCで910ビツ
ト遅延、PALでは1135ビツト遅延である（1Hデ
イレイラインとして周知である）。 分離された色信号（Ｃ信号）３９と、色復調の
基準位相を与えるパルス（φC２６とPID信号２
５、コントロール信号４８、バーストフラツグパ
ルスBFP２８は、色プロセス回路４１に導かれ
る。色プロセス回路４１は自動色飽和度コントロ
ール（ACC）回路、カラーキラー回路、および
φC２６を基準パルスにして２軸の同期検波によ
り色信号（NTSCでＩ、Ｑ信号、PALでＵ、Ｖ
信号）を復調する色復調回路とから構成されてい
る。色プロセス回路４１に入力されたコントロー
ル信号４８はACC回路を制御し、色飽和度、つ
まり色の濃さを制御する。色プロセス回路４１の
出力４２としては、復調出力Ｉ／Ｕ、Ｑ／Ｖが得
られる。 Ｙ−Ｃ分離回路３８で分離された輝度信号
（Y′信号）４０はＹプロセス回路４３に導かれ
る。Ｙプロセス回路４３の他方の入力はコントロ
ールデータ信号４８であり、この信号によつてブ
ライト、コントラストが制御される。このＹプロ
セス回路４３はブライト、コントラスト制御回路
の水平、垂直の輪郭補正信号を得る回路とより構
成され、制御あるいは補正されたＹ信号４４を出
力する。 色復調信号４２とＹ信号４４はRGBマトリツ
クス回路４５に導かれ、所定のマトリツクス演算
により３原色Ｒ、Ｇ、Ｂの信号４６となる。この
Ｒ、Ｇ、Ｂの信号４６はDAC５４によりアナロ
グ信号にもどされる。DAC５４はＲ、Ｇ、Ｂ用
の８ビツトのDAC3個から構成されており、その
出力５５はバツフアアンプ５６に導かれる。バツ
フアアンプ５６は入力信号を増幅しＲ、Ｇ、Ｂの
出力５７，５８，５９を色出力回路（図示せず）
へ導く。色出力回路はCRT６０に接続されてい
る。 次に、第１図の要部の具体的な構成を詳細に説
明する。 まず、第２図は以下の詳細な説明に関し、表記
上の説明を行うための図である。なお以下の説明
においては正論理を使用することにする。 第２図ａは加算器を示している。Ｎビツトから
なるＡ入力７０とＭビツトからなるＢ入力７１に
対し、Ａ＋Ｂ出力７３はＬビツトになることを示
している。Co７２は最低位ビツトに加わるキヤ
リー入力を示している。ａに示したように複数ビ
ツトから成る信号はN′b，M′b，L′bという様に
表記することにする。 同図ｂは減算器を示している。Ａ入力７５、Ｂ
入力７７は加算器７８で加算され、Ａ−Ｂ出力７
６となる。図示したように加算器７８の入力のう
ち減算する入力に対して、一の符号を付すことに
する。 同図ｃはＮビツトのラツチ回路を示している。
入力８０はラツチ８３に導かれクロツク７９の立
ち上りタイミングでラツチされ、出力８４とな
る。図中信号８２はリセツト端子Ｒへの入力を示
し、信号８２が“１”の時ラツチ出力８４はオー
ル“０”となる。また、図中信号８１はプリセツ
ト端子Prへの入力を示し、この信号８１が“１”
の時、出力８４はオール“１”となる。 同図ｄはシフトレジスタを示している。信号８
５は入力を示し、信号８６はシフトクロツク
（φ）、信号８８は出力である。信号８７はリセツ
ト端子Ｒの入力であり、これが“１”の時出力８
８はオール“０”となる。 同図ｅは同期型のＭビツトカウンタを示す。入
力クロツクが９０であり、クロツク同期型リセツ
ト信号が９１であり、出力が９２である。図中Ｎ
がカウンタ番号を示し、ｊ＝１〜ＭはＭ段のカウ
ンタ段であることを表わしている。なお、クロツ
ク９０に対して非同期型のリセツト端子を有する
カウンタについてはリセツト端子をR*と表記す
る。 同図ｆはクロツク同期型プリセツタブルカウン
タを示している。即ち９６はプリセツトデータ入
力を示し、９５はプリセツトタイミング信号入力
を示す。 同図ｇはNAND型のセツトリセツト（RS）フ
リツプフロツプを示し、端子入力９９が“０”
の時、Ｑ出力１０１は“１”となる。 同図ｈはデータセレクタを示し、Ａ入力１０
４、Ｂ入力１０５を選択信号Ｓ１０９に従つて１
０８として出力する。出力１０８の論理はＳ・Ａ
＋Ｂとなる。即ち、Ｓ＝“１”の時出力１０８
にはＡ入力１０４の情報が出力され、Ｓ＝“０”
の時出力１０８にはＢ入力１０５の情報が出力さ
れる。 なお、以下の説明において複数段のカウンタと
カウント状態を入力クロツク単位で表現する場合
には、カウンタ出力を上位ビツトからQN，QN-1，
…Q3，Q2，Q1とした時、“000…000”を零とし、
“000…001”を１、“000…010”を２、“000…011”
を３という表現することにする。 （同期検出・タイミング発生回路） 第１図において、ペデスタルクランプ用DAC
２１の出力２２が0Vの時、バツフア６の出力７
にはDCクランプ電圧0Vのアナログビデオ信号が
得られる。今、DCクランプ電圧0Vの時、アナロ
グビデオ信号１としてAPL（Average Picture
Level）の最も小さい信号が入力された場合、第
３図に示したようにADC１０のダイナミツクレ
ンジ３−１，３−２に対してADC１０の入力が
３−３のような波形となるよう第１図のバツフア
２、LPF４、バツフア６、バツフアアンプ８は
調整されている。 第３図において、ペデスタルレベル（PDL）
３−４を、“00101111”の値にし、水平同期信号
分離レベル（SDLH）３−５を（PDL）３−４
の約1/2レベル“00001111”に選ぶ。本発明の一
実施例におけるペデスタルクランプの制御ループ
により、入力されたビデオ信号１のペデスタルレ
ベルは（PDL）３−４の値にクランプされる。
このクランプ回路については後述する。 第４図にADC１０のダイナミツクレンジに関
して、ペデスタルクランプ電圧0Vの信号４−１
と正常なクランプがかかつた信号４−２の様子を
示す。第４図中、（SDLV）４−３は垂直同期信
号分離レベルを示しており、特にゴースト等の外
乱に対し垂直同期再生を確実にするために、
（SDLH）３−５より（PDL）３−４に近く取つ
ている。この例では（SDLV）４−３は
“00011111”とした。このようにしてペデスタル
クランプのかかつたデジタルビデオ信号DVS１
１が同期検出・タイミング発生回路２７に導かれ
る。 第６図に同期検出・タイミング発生回路２７の
構成を示す。この回路２７は大きく分けて、同期
分離・水平同期パルス幅検出回路系１２０と、水
平同期周期性・連続性検出回路系１２１と、タイ
ミング発生回路系１２２とからなる。 まず、入力されたDVS信号１１は水平同期用、
垂直同期用の同期信号をそれぞれ分離するための
水平同期用分離回路１２３、垂直同期用分離回路
１２５に導かれ、同期分離信号１２４および
CSV信号１２６が分離される。同期分離信号１
２４は、高域成分、つまり色周波数成分を除去す
るLPF１２７でフイルタリングされる。LPF１
２７の出力１２８は複合同期信号（CSH）であ
り、水平同期パルス幅検出用カウンタ回路１２９
に導かれる。カウンタ回路１２９の出力１３０は
幅検出回路１３１に入力され、このカウント値が
所定の値になると、つまり水平同期信号のパルス
幅が所定の幅になると第１の水平同期検出信号
（HS′信号）１３２が幅検出回路１３１より出力
される。幅検出カウンタ制御ゲート回路１３３、
幅検出回路１３１よりHS′信号１３２が出力され
るとカウンタ回路１２９をCSH信号１２８入力
を一定期間受付けないように制御し、ゴーストの
大きい信号入力によるCSH信号１２８の割れ等
による水平同期の誤動作を防ぐためのものであ
る。CSH信号１２８及びカウンタ回路の出力１
３０はCSH信号１２８の立ち下りタイミングを
制御する水平同期タイミング制御回路１３５に導
かれる。この水平同期タイミング制御回路１３５
はHS′信号１３２の出力タイミングから、一定期
間内にCSH信号１２８が立ち下らない場合は、
バーストクラツグパルスやPLL、クランプ用の
各種タイミング信号を発生するタイミング発生回
路系１２２を非動作状態とする信号RS4１３６
を発生する。このように所定の条件を満たす
CSH信号１２８が到来した時のみPLL、クラン
プ等の動作が行われるため、非常に安定した（外
乱に強い）PLLおよびクランプ回路が構成でき
ることになる。 水平同期周期性・連続性検出回路系１２１は、
水平同期信号（実際はHS′信号）の周期性および
連続性を検出し、所定の周期と連続性を有した
HS′信号のみを第２の水平同期検出信号（HS信
号）１３９として得る。 周期検出カウンタ１４１はφSを基準クロツクと
してカウントする11段のカウンタで、その11ビツ
トの出力１４３は２周期分のカウント値を記憶可
能な周期メモリ回路１４４に導かれている。今、
所定の周期性と連続性を有したHS信号１３９が
水平同期周期性・連続性検出回路１３８の出力に
得られると、ラツチパルス発生回路１４６から
SR6Q1out信号１４７が発生され、これによつて
カウンタ１４１の出力１４３が周期メモリ回路１
４４に記憶される。差検出回路１４８は周期メモ
リ回路１４４内の２周期分の値の差を検出し、判
定回路１５１は差検出回路１４８の出力１５０か
らこの差が所定値以下のとき判定信号（DCK信
号）１５２を出力する。 次にタイミング発生回路系１２２においては、
水平同期立ち下り検出回路１５３でHS信号１３
９とRS4信号１３６から水平同期信号の立ち下
りタイミングを検出し、立ち下りを検出するとカ
ウンタ１５８のカウント動作を開始するようカウ
ンタリセツト用フリツプフロツプ１５６を制御
し、リセツト信号１５７を発生させる。カウンタ
１５８は６段構成のもので、このカウンタ１５８
の出力１５９と後述するPLL制御回路の出力SR9
Ｑ1信号１６１、SR9Q1信号１６２とによりPLL、
クランプ回路動作に必要な各種タイミング信号１
６３〜１６９およびバーストフラツグパルス
（BFP）２８をバーストフラツグ・PLL・クラン
プ用タイミング発生回路１６０より発生する。 第６図の同期検出・タイミング発生回路２７に
ついて、さらに具体的に説明する。第７図に第６
図中の同期分離・水平同期幅検出回路系１２０と
水平同期周期性・連続性検出回路系１２１の具体
的回路図を示す。 第７図において、DVS信号１１は水平同期用
分離回路１２３としての比較回路（Comp1）１
８０にX1入力として与えられて、X2入力である
水平同期分離レベル（SDLH）１８１と比較さ
れ、X2≧X1の出力が分離信号１２４として得ら
れる。同様に垂直同期用分離回路１２５としての
比較回路（Comp2）１８２より垂直同期用分離
信号（CSV）１２６が得られる。水平、垂直の
各同期分離レベル（SDLH）１８１、（SDLV）
１８３は第３図、第４図にて説明したように
SDLH＝“00001111”、SDLV＝“00011111”であ
るから、各比較回路１８０，１８２は各々簡単な
ゲート１個で実現できる。比較回路１８０の出力
１２４は、４段構成のシフトレジスタ１８４に導
かれる。シフトレジスタ１８４のシフトクロツク
φSである。このシフトレジスタ１８４の各ビツト
の出力は４入力NANDゲート１８５に与えられ、
出力１２８としてCSH（CSHの反転）が得られ
る。シフトレジスタ１８４およびゲート１８５は
LPF１２７を構成し、SC周期以下の成分、つま
り色周波数成分を除去する。 一方、カウンタ回路１２９、幅検出回路１３
１、ゲート回路１３３、水平同期タイミング制御
回路１３４においては、第８図にタイムチヤート
を示したようにCSH＝“１”となるとカウンタ１
８７がカウントを始め、このカウンタ１８７の
“48”カウント出力（ANDゲート１９０の出力）
はシフトレジスタ１９１に導かれ、ANDゲート
１９２を通して幅検出パルス（HS′）１３２が得
られる。HS′信号が得られるとRSフリツプフロ
ツプ１９３がセツトされ、その出力１９５によ
りゲート１８８を通してカウンタ１８７のリセツ
ト信号１８９が強制的“０”とされる。ORゲー
ト１９６は水平同期タイミング制御出力を得るゲ
ートで、カウンタ１８７のカウント値が“48”〜
“128”の間“１”を出力する。今、ゲート１９６
の出力が“１”の期間にCSH信号が立ち下る
（信号１２８が立ち上る）と、NANDゲー
ト１９７の出力１３６に第８図にRS4で示した
波形が得られ、RS4信号１３６の立ち下りが
CSH信号の立ち下りのタイミングを与えること
がわかる。NANDゲート１９４はカウンタ１８
７のカウント値が“239”のときフリツプフロツ
プ１９１のＱ出力１９５を反転させる。これによ
りHS′信号１３２が出力された後、“240”−“48”
＝“192”（φS単位）の間はカウンタ１８７がCSH
信号入力を受け付けないよう動作する。ANDゲ
ート１３２−２はQ18・RS4Q（後述する）の論理
出力を１３２−１として出力する。 HS′信号３２は水平同期周期性・連続性検出回
路系１２１に導かれる。この検出回路系１２１の
説明の前に本実施例のデジタルTV受像機の
NTSC、PALの各々の信号受信時における水平
周波数の対応範囲、及び周期検出カウンタ１４１
の動作について述べる。 放送波で定義されるNTSC信号は4SC＝910H
（H；水平周波数、SC；カラーサブキヤリア周波
で4SC＝14.3MHz）である。 一方、4SC≠910Hのような信号も、一部のカ
ラーバー信号発生器、ビデオゲーム等に存在して
いる。すなわち、カラーサブキヤリア周波数SC
と水平周波数Hとの間に何の関係もない信号が存
在する。今、実用上問題のないよう水平周波数の
対応範囲をH＝15.73±0.5kHzとすると、この範
囲に相当する１水平期間内にカウンタ１８７でサ
ンプルクロツクφS（＝4SC）が“880”〜“944”
カウントされ得ることになる。 PALの場合は、4SC≒1135H（4SC≒17.73MHz）
であり、同様にH＝15.625kHz±0.5kHzとすると、
１水平期間にカウント可能なφSの数は、“1099”
〜“1173”ということになる。水平同期信号の周
期性検出は上述の水平周波数対応範囲をカバーし
なければならない。このため周期性を検出する第
７図の周期検出カウンタ１４１，２１３は、φSを
基準として１水平期間カウント可能なカウンタで
あり、11段構成となる。カウンタ２１３はHS′信
号１３２の到来時、NTSCで“144”カウントに、
PALで“64”カウントにプリセツトされること
により、周期性検出のタイミングが容易に取れる
ようになつており、同時にこのようなプリセツト
により後述するように第１図の水平カウントダウ
ン回路３２の回路構成も簡単化することができ
る。 第９図にHS′信号１３２と水平周期対応範囲を
示すゲート信号（HMasＲ）及びカウンタ２１３
のカウント値の関係を示す。図のように所定周期
で、かつ連続的に得られるHS′信号１３２のみが
水平同期検出信号HSとしてHS＝HS′・HMasＲで
示す積論理で得られる。SR6Q1はこのHS信号１
３９とSをシフトクロツクとして蓄積するシフ
トレジスタ２１５の出力を示す。第９図中９−
１，９−２はカウンタ２１３のNTSC、PALの
各信号受信時におけるカウント状態を示す。 第１０図にHS′信号１３２の周期性・連続性を
検出するタイムチヤートを示す。HMasＲ信号は
NTSC信号受信時は１０−１で示すようにカウン
タ２１３の“1024”カウントで立ち上り、HS′信
号の立ち下りに同期して立ち下る。また、１０−
３で示すようにHS′信号が欠落すると、HMasＲ
信号は“1088”カウントで立ち下り、カウンタ２
１３は“144”カウントにプリセツトされたまま、
次のHS′信号の到来を待つ。１０−４で示すよう
に再びHS′信号が得られると、１０−５で示す
HS′信号からHS信号が得られる。PAL信号受信
時も基本的動作は同じである。第１０図で示した
ように水平同期検出信号HSは、外乱に強い高精
度な信号として得られることが理解されよう。 第７図において、ORゲート２０７の出力とし
てHMasＲ信号が得られ、ANDゲート２０８の
出力としてHS信号１３９が得られる。HS′信号１
３２の反転でリセツトされ、NORゲート２１１
の出力でセツトされるRSフリツプフロツプ２１
２のＱ出力がHS′信号欠落時の制御信号（第１０
図のRS3Q）を与える。カウンタ２１３のプリセ
ツト信号はORゲート２０４の出力２０３として
得られる。NTSC信号に制御されるプリセツトデ
ータ発生回路２０１は、上記したようにNTSC信
号受信時に“144”カウントに相当するデジタル
値“00010010000”を発生し、PAL信号受信時に
“64”カウントに相当するデジタル値
“00001000000”をそれぞれ発生する。 HS信号１３９はシフトレジスタ２１５に導か
れる。このシフトレジスタ２１５のQ1出力１４
７はカウンタ２１３の11ビツト出力２１４をラツ
チ２１６にラツチするタイミングを与える。ラツ
チ２１６の出力１４９はラツチ２１７に導かれ
る。これら２段のラツチ２１６，２１７は第１の
水平周期メモリ回路１４４を構成しており、カウ
ンタ２１３からの２周期分のデータを記憶してい
る。ラツチ２１６，２１７の値の差を検出するの
が差検出回路１４８としての減算器２１９であ
り、差出力２２０を判定回路１５１に出力する。 判定回路１５１においては、差出力２２０の11
ビツトのデータのうち上位９ビツトをNANDゲ
ート２２１とANDゲート２２２に入力し、ゲー
ト２２１，２２２の出力をORゲート２２３に入
力して、出力としてDCK信号１５２を得る。即
ち、ラツチ２１６の出力１４９とラツチ２１７の
出力２１８の差が±“３”以内であればDCK信号
１５２は“１”となる。HS信号１３９、ラツチ
２１６の出力１４９、DCK信号１５２、シフト
レジスタ２１５の出力１４７は第１図の水平カウ
ントダウン回路３２に導かれる。 第１１図にバーストフラツグ・PLL・クラン
プ用タイミング発生回路系１２２のより具体的な
構成を示す。HS信号１３９の反転信号２３２は
RSフリツプフロツプ２３４をセツトし、RS4
信号１３６はこのフリツプフロツプ２３４をリセ
ツトする。フリツプフロツプ２３４の出力２３
５は水平同期信号の立ち下り（後縁）に同期して
立ち上る信号であり、シフトレジスタ２３６に導
かれる。シフトレジスタ２３６の1出力１５４
は１段構成のカウンタ（フリツプフロツプ）２３
７に導かれる。今、シフトレジスタのQ1出力１
５４が“０”→“１”になると、カウンタ２３７
のQ41出力１５７は“０”となり、これによりカ
ウンタ２３８はリセツト状態が解除されカウント
を開始する。カウンタ２３８は６段のもの構成
で、出力Q36・Q35.Q33の論理でNANDゲート２
３９を介して自己リセツトがかかるようになつて
いる。 タイミング発生回路１６０の動作を第１２図に
示す。第１２図では、CHS信号（第７図のLPF
１２７の出力）、HS信号１３９、φS、シフトレジ
スタ２３６のQ1出力１５４、カウンタ２３７の
Q41出力１５７、カウンタ２３８のQ31、Q32…
Q36出力に反応させて、カウンタ２３８のカウン
ト値と共に各種のタイミング信号を示した。これ
らのタイミング信号入、出力２８，１６３，１６
４，１６５，１６６，１６７，１６８，１６９，
１５７，２３０，１６１，１６２については後述
のクランプ回路、PLL制御回路の詳細な説明に
おいて適宜説明する。 （ペデステルクランプ回路） 第１図のペデステルクランプ回路１９は、第４
図４−２の波形で示したように、到来するDVS
信号１１のペデスタルレベルを（PDL）３−４
“00101111”の値にクランプする回路である。 第１３図にペデスタルクランプ回路１９の具体
的回路図を示す。図中HSD信号２８０は、HS信
号１３９が得られていると“１”となる同期検出
状態を示す信号であり、同期検出判定回路２８５
に入力される、今、HSD＝“０”即ち、同期検出
が行われていない状態であると、ペデスタルクラ
ンプをかけるべきタイミング情報（例えばBFP
２８）を得ることができないため、まず同期信号
部分を切出す必要がある。このためHSD信号２
８０が“１”→“０”となると、シフトレジスタ
２８４でHSD信号２８０の立ち下りを検出し、
この検出信号２７６（ゲート２７５の出力）で、
クランプ電圧をデシタル量として記憶しているラ
ツチ２７２をリセツトする。ラツチ２７２の出力
２０がオール“０”となると、クランプ電圧（第
１図のDAC２１の出力２２）は0Vとなり、クラ
ンプ制御系は初期状態に設定される。 一般的にビデオ信号入力が存在すると、初期設
定時におけるADCのダイナミツクレンジと信号
の関係は、第４図に４−１で示したようになつて
いる。第１３図においてDVS信号１１である８
ビツト信号のオア論理をとるゲート２５２の出力
は、ADC１０のダイナミツクレンジのLSB側端
を入力信号が横切つた期間のみ、つまりDVS信
号１１がオール“０”となつたとき“０”とな
る。このゲート２５２の出力は８段構成のシフト
レジスタ２５３に導かれている。シフトレジスタ
２５３の全ての出力を入力とするNORゲート２
５４の出力２５５には、ゲート２５２の出力を
LPFを通した信号に相当する信号が“１”とし
て得られる。これらのゲート２５２、シフトレジ
スタ２５３、ゲート２５４によりDVS信号１１
のレベル検出回路２８１が構成される。この検出
回路２８１の出力信号２５５の立ち上りタイミン
グをNANDゲート２５６で検出し、RSフリツプ
フロツプ２５７をセツトする。このフリツプフロ
ツプ２５７のＱ出力２５８は、10ビツトのデータ
セレクタ２６９のＢ入力に導かれている。なお、
データセレクタ２６９のＢ入力データはこの時、
図示しないエンコーダによりMSB側から
“1111111000”に変換されて入力されるものとす
る。データセレクタ２６９の10ビツト出力２７０
とラツチ２７２の12ビツト出力２７３は、LSB
を一致させて減算器２７１で差を取られる。その
差信号がシフトレジスタ２５３のQ3出力のタイ
ミング（ANDゲート２７８の出力タイミング）
で再びラツチ２７２に書き込まれる。 上記した動作を繰り返すことにより、クランプ
レベルはHS信号１３９が得られるまで上昇する。
HS信号１３９が得られると、HSD＝“１”となり
同期検出状態となる。HSD＝“１”の時、切換回
路２８３を構成するデータセレクタ２６９の出力
２７０にはＡ信号２６８が導かれ、ペデスタルク
ランプモードとなる。DVS信号１１は減算器２
５０で（PDL）２５１“00101111”の分だけ減
算される。減算器２５０の出力のサイン（sgn）
ビツトは、DVCS信号２８６として後述するPLL
制御回路に導かれる。また、減算器２５０のsgn
ビツトを含む８ビツト出力はラツチ２６３に導か
れ、第１１図におけるカウンタ２３８からの第１
２図に示した1/2φS周期であるQ31出力２３０で
サンプリングされる。 加算器２６５、ラツチ２６６はデジタル型の積
分回路２８２を構成している。積分回数はラツチ
２６６のφ入力１６３で決まる。第１２図に示し
たようなカラーバースト期間の積分を行うため、
この積分回数は12回とする。ラツチ２６６の出力
２６７のうち、下位２ビツトを切捨てた10ビツト
出力２６８がデータセレクタ２６９のＡ入力に導
かれる。 なお、加算器２６５のC0入力は第１１図にお
けるカウンタ２３８からのQ32出力２４１が導か
れてウオーブリング信号となつており、これによ
りクランプの精度を向上させている。上述した12
回の積分が終了すると、ラツチ２６６にはタイミ
ング発生回路１６０からのL2R信号１６４のタイ
ミングでリセツトがかかる。 減算器２７１、ラツチ２７２もまた積分回路２
８４を構成しており、減算器２７１の入力２７０
がオール“０”となるように積分がくり返され、
これによりペデスタルレベルが安定する。なお、
タイミング発生回路１６０からのL12φ信号１６
９及びゲート２７８の出力はラツチ２７２のクロ
ツクを与える信号２７９となり、その反転出力２
０−１はクランプ用DAC２１のデータラツチの
クロツクに使用される（第１図では省略）。 （PLL制御回路） PLL制御回路２３の原理的な構成例について
は米国特許第429133230明細書に述べられている
ため、ここではPLL制御回路２３についてはそ
の具体的回路構成及び特徴について述べる。 第１４図はPLL制御回路２３の概略構成を示
すブロツク図である。誤差検出回路３００はタイ
ミング信号であるL7φ信号１６２、L2R信号１６
４、L6R信号１６５に制御されて、DVS信号１
１に関しk 〓j=1 （P4j-3−P4j-1）、 k 〓j=1 （P4j-2−P4j） ……(1) の積分演算を行う。なお、P4jのサンプリング点
については第５図のカラーバースト波形５−１上
に示す。第５図で５−２は、演算を行う期間（バ
ースト期間）を示しており、本実施例に関しては
ｋ＝６として使用した。即ち、６バースト期間に
つき上記(1)式の積分演算を行うことになる。 第５図に示したようにカラーバーストの位相に
対して目標とするサンプリング位相をθとする
と、誤差信号は Ｅ＝6 〓j=1 （P4j-3−P4j-1）−k 〓j=1 （P4j-2−P4j）tanθ ……(2) となる。(2)式の誤差演算を行うのが誤差演算回路
３０２であり、その演算出力３０３は誤差積分回
路３０４に導かれる。誤差積分回路３０４の出力
２４はDAC１６に導かれ、これによつてPLLが
かかることになる。(2)式よりθの値（実際はtanθ
の値）を可変とすることにより、任意のサンプリ
ング位相を得ることができる。なお、色相のコン
トロールは、このtanθの値を可変とすることによ
り行う。即ち、色相コントロールデータ発生回路
３０５はコントロール信号４９を受けると、予め
定められているコントロールデータに従つてtanθ
の値を選び出し、その値を示す信号３０６を誤差
演算回路３０２に出力する。 一方、前記(1)式の積分演算結果、つまり誤差検
出回路３００の出力３０１のsgnビツトは基準サ
ンプリング位相検出ゲート回路３１４に導かれ、
ここで基準となるサンプリング位相を与える基準
位相パルス３１５が生成される。この基準位相パ
ルス３１５は連続的に基準パルスを発生する基準
パルス発生回路３１６に導かれ、基準位相、つま
りNTSCの場合でＩ軸、PALの場合でＵ軸をそ
れぞれ示すφC信号２６が基準パルスとして得ら
れる。なお、PALについては基準位相としてＵ
軸を得ると共に、PALアイデント信号を必要と
する。 １ビツトからなるDVCS信号２８６はバースト
検波積分回路３０８に導かれ、カラーバーストの
６周期期間、φC信号２６でサンプリングされる
とともに、そのサンプリング結果が積分される。
積分結果３０９はPALアイデント信号の安定性
を得るための時定数回路（積分回路に等しい）３
１０に導かれる。この時定数回路３１０の出力３
１１とPID信号２５及びタイミング信号である
L12φ信号１６９により、PALアイデント判定ゲ
ート回路３１２でPALアイデントが所定の関係
を満しているか否かが判定され、所定の関係にな
い場合は、リセツト信号３１３が出力される。
PALアイデント発生回路３０７は、HFB信号１８
を入力とする１段のカウンタで、そのカウント出
力としてPID信号を得る。リセツト信号３１３は
このカウンタのリセツト端子に入力されている。
前記基準サンプリング位相は、PALにおいては
Ｕ軸即ち、PID信号２５に従つてバースト位相に
対して±45°の位相となる。 第１５図にPLL制御回路２３のより具体的な
回路構成を示す。DVS信号１１はラツチ３２０
に導かれる。ラツチ３２０のリセツト信号はL6R
信号１６５である。ラツチ３２０の出力３２１は
減算器３２２に導かれる。減算器３２２の出力３
２３はラツチ３２４に導かれ、ラツチ３２４の出
力３２５はラツチ３２７に導かれる。ラツチ３２
７の出力３２８は12ビツトから成り、減算器３２
２の一方の入力となる。この出力３２８のMSB
側から８ビツト分の出力３３０が誤差演算回路３
０２に導かれる。ラツチ３２０の12ビツト出力３
２５もまた誤差演算回路３０２に導かれる。 L2R信号１６４、L7φ信号１６２は誤差演算回
路３０２を制御する信号であり、(1)式で示した積
分演算結果においてラツチ３２４の出力３２５に k 〓j=1 〓（P4j−P4j-2）の値が、ラツチ３２７の出
力にk 〓j=1 〓（P4j-1−P4j-3）の値がそれぞれ来るよ
うラツチ３２４，３２７を制御する。積分結果の
データのうちのサインビツト３２６，３２９は基
準サンプリング位相検出ゲート回路３１４に導か
れる。 今、NTSCでθ＝33°とするとＱ軸（Ｑ−軸）
が検出でき、またPALでθ＝±45°とするとPID
信号に制御されＵ軸が検出できる。 第１５図中、ANDゲート３３８がＱ軸検出用
ゲートであり、ANDゲート３３９，３４０がＵ
軸検出用ゲートである。各ゲート３３８〜３４０
の出力はORゲート３４１に導かれる。ORゲー
ト３４１の出力３１５は基準パルス発生回路３１
６に導かれる。シフトレジスタ３５４は基準軸検
出用であり、そのQ1出力３５５がカウンタ３５
６をリセツトする。カウンタ３５６のQ62出力３
５７はシフトレジスタ３５８に入力され、Sク
ロツクで同期化されてシフトレジスタ３５８の
Q1出力よりφC信号２６として得られる。このφC
信号２６の立ち上りタイミングがQ-軸を示すこ
とになる。第１６図にL7φ信号１６２、L6R信号
１６５、SR9R信号１６７、シフトレジスタ３５
４の入力３１５およびそのQ1出力３５５、Q61、
カウンタ３５６のQ62出力３５７、φSおよび第１
１図のフリツプフロツプRSS1のＱ出力の各波形
を示した。 色相コントロールは２ビツトステツプとした。
コントロールデータ４９はデータデコーダ３３３
でデコードされ、エンコーダROM３３５でエン
コードされる。NTSCの場合、コントロールデー
タ４９が“00”の時のθの値を33°（中心値）に、
“01”の時θ＝27°に、“10”の時θ＝37°に、“11”
の時θ＝41°に選ぶことにすると、tan33°はsgnを
含む６ビツトで近似すすればtan33°＝“010101”
とエンコードされ、同様にtan27°＝“010000”、
tan37°＝“011000”、tan41°＝“011100”とエンコ
ードされる。 PALの場合はPID信号２５によりエンコード値
が制御される。PALの時、コントロールデータ
“00”はθ＝±45°となり、エンコード出力はsgn
を含む７ビツトで近似しPID＝“１”の時、
“0111111”をエンコード出力として得、PID＝
“０”（以下単にという）の時、“1000000”を
得る。コントロールデータ“01”の時θ＝PIDで
“0110000”を、で“1000000”を得る。コン
トロールデータ“10”の時PIDで“0111111”を、
PIDで“1110000”を得る。コントロールデータ
“11”の時PIDで“011111”をで“1100000”
を得る。 このように、色相コントロールに関しては、
NTSC信号及びPID信号２５に従つて所定のエン
コード出力（エンコーダ３３５の出力）３３６が
得られる。エンコーダ３３５の出力３３６はtanθ
の値を示し、誤差演算回路３０２に導かれる。 誤差演算回路３０２はラツチ３２４の出力３２
５とエンコーダ３３５の出力３３６とを乗算する
乗算器３３２と、この乗算器３３２の出力３３７
とラツチ３２７の出力３３０とを加算する加算器
３３１とより成る。タイミング信号（φn〓）１６
８は乗算器３３２の乗算タイミンングを与える。
加算器３３１の出力３４３は誤差積分回路３０４
における加算器３４４に入力される。加算器３４
４の他の入力は、ラツチ３５１の出力３５２であ
る。加算器３４４の出力３４６はラツチ３５１に
導かれている。L12φ信号はラツチ３５１のラツ
チタイミングを与えると共にANDゲート３４８，
３４７に導かれ、オーバーフロー、アンダーフロ
ーの検出タイミングに使用される。 これら加算器３４４、ラツチ３５１、ANDゲ
ート３４７，３４８で誤差積分回路３０４を構成
している。ラツチ３５１は13ビツト構成であり、
MSB側から９ビツトの出力２４が第１図のPLL
用DAC１６に導かれる。 上述したようにゲート３４８はオーバーフロー
検出ゲートで、出力３４９が“１”の時ラツチ３
５１をプリセツトし、その出力をオール“１”と
する。ゲート３４７はアンダーフロー検出ゲート
で、出力３５０が“１”の時ラツチ３５１をリセ
ツトし、その出力をオール“０”とする。なお、
加算器３４４の出力３５３はオーバーフローの出
力を示している。 第１５図中において、DVCS信号２８６は加算
器３６１に導かれており、加算器３６１の出力３
６２はラツチ３６３に導かれる。ANDゲート３
５９はPAL時のＵ軸検波位相信号３６０を出力
し、ラツチ３６３にクロツクとして与える。これ
らのゲート３５９、加算器３６１、ラツチ３６３
でバースト検波積分回路３０８を構成する。この
積分回路３０８のsgn出力３６５は時定数回路３
１０に導かれ、さらに積分される。 時定数回路３１０は加算器３６６とこの加算器
３６６のsgn出力３６８およびこれ以外の５ビツ
トの出力３６７をラツチするラツチ３７１，３７
２を主体として構成されている。 なお、ANDゲート３７３、NORゲート３７４
は各々オーバーフロー、アンダーフロー検出用で
あり、検出タイミング信号はφn〓信号１６８であ
る。ラツチ３７１の出力３７７はPALアイデン
ト判定ゲート回路３７９に導かれる。今、PAL
アイデント発生用のカウンタ３８０の71出力３
８１が“１”で、ラツチ３７１の出力３７７が
“１”であると、L12φ信号１６９のタイミングで
カウンタ３８０がリセツト信号３１３によりリセ
ツトされ、Ｕ軸検波とPALアイデントを所定の
条件に引きもどす。そしてカウンタ３８０のQ71
出力にPID信号２５が得られる。 （水平カウントダウン回路） 第１図における水平カウントダウン回路３２の
詳細なブロツク図を第１７図に示す。水平カウン
トダウン回路３２は４つの大きなブロツク４６
１，４６２，４６３，４６４から構成される。連
続性および同期性が検出された第６図の周期メモ
リ回路１４４の出力L4out信号１４９及びタイミ
ング信号１４７、判定回路１５１のDCK出力１
５２から、到来する水平同期信号の周期を記憶す
るのが第２の水平周期メモリ回路４６１である。
また、こうして記憶された水平周期データ４２４
を入力として、到来する水平周波数HとφSの関係
を検出し、水平標準モードを示すHMOD信号４
００を判定するのが水平標準モード検出回路４６
４である。HMOD信号４００は第１図に示した
ようにＹ−Ｃ分離回路３８に導かれており、
HMOD＝“１”の時、周知のようにＹ−Ｃ分離回
路３８はライン相関を利用してＹ、Ｃ両信号の分
離を行う（これはコムフイルタとして周知であ
る）。 一方、HMOD＝“０”の場合はＹ、Ｃ分離をラ
イン相関を用いて行うと、場合によつては分離が
非常に悪くなる（1H遅延線上のサンプル点がお
互いに画面上ではなれている場合）ため、Ｙ、Ｃ
分離は周知の水平方向のサンプル点同士を使つた
BPFにより行う。このようにHMOD信号４００
はＹ−Ｃ分離回路３８の動作を切換える働きをす
る。 水平周期メモリ回路４６１の出力４２４は水平
同期再生回路４６２に導かれ、この再生回路４６
２によつて水平ドライブ信号（HDout）３４を得
る。HFB信号１８と到来するHS信号１３９の位相
を比較し、所定の位相関係にない場合、水平同期
再生回路４６２に信号４５８を出力して、位相を
引込むための回路が水平位相検出回路４６３であ
る。 以下、第１７図の各ブロツク４６１，４６２，
４６３，４６４をさらに詳しく説明する。 (a) 水平周期メモリ回路４６１ L4out信号１４９は減算器４０１に導かれ
る。一方、第６図のラツチパルス発生回路１４
６からのSR6Q1out信号１４７は水平周期メモ
リタイミング発生回路４０８に導かれ、この回
路４０８で各種のタイミング信号４０９，４１
０，４１１が発生される。これらのタイミング
信号４０９，４１０，４１１は第６図の判定回
路１５１よりのDCK信号１５２により制御さ
れる。減算器４０１の出力４０２は差分検出ゲ
ート回路４０５に入力され、その差分値が検出
される。このゲート回路４０５は差分値の大き
さにより、時定数切換回路４０３及び制御信号
発生ゲート回路４１７に制御信号４０３−１，
４０７を供給し、また差分値が零の場合は加算
器４１２にウオーブリング信号４０６を与え
る。時定数切換回路４０３は上記の差分値に従
つて系の時定数を制御するよう動作する。時定
数切換回路４０３の出力４０４は、加算器４１
２に導かれる。加算器４１２の他の入力は
MSB側の11ビツトから成る16ビツトであり、
水平周期値メモリ回路４２１の出力４２４と、
水平周期補正メモリ回路４２２の16ビツトのう
ちLSB側５ビツトの出力４２３とからなる信
号４２５である。加算器４１２の出力16ビツト
のうちMSB側11ビツトは、切換回路４１５に
導かれる。切換回路４１５の他の入力には標準
水平周期発生回路４２６の出力４２７が導かれ
ている。水平周期値が所定の条件を満す値でな
い場合（例えばPower ON時）、水平周期が異
常であることを異常値検出ゲート回路４３１で
検出し、水平周期値プリセツト回路４３３に検
出信号４３２を送る。 水平周期値プリセツト回路４２３は信号４３
２と共にHSD信号２８０が入力されることに
よつて、制御信号発生ゲート回路４１７に信号
４３４を供給する。これによりゲート回路４１
７は水平同期値メモリ回路４２１にプリセツト
タイミング信号４１９を供給するとともに、切
換回路４１５に切換信号４２０を供給し、切換
回路４１５を通してメモリ回路４２１を信号４
２７で与えられる標準水平周期値にプリセツト
する。 第１８図に水平周期メモリ回路４６１の具体
的回路構成を示す。第１８図において、水平周
期メモリタイミング発生回路４０８は６段構成
のシフトレジスタ４８４、ANDゲート４８５、
RSフリツプフロツプ４９１から構成されてい
る。第２３図には各タイミング信号のタイムチ
ヤートを示した。 第２３図より理解できるように、ゲート４８
５はDCK信号１５２が“１”の時、自己リセ
ツト信号４８７を出し、シフトレジスタ４８４
のQ3以降の出力は出ないことになる。即ち、
差検出がφSで±“３”以上の値であると周期メ
モリは何の動作も行わず、前の状態を保つこと
を示している。 減算器４０１の出力は８ビツトが有効ビツト
長となつており、その８ビツトの信号４７４は
データセレクタ４７５のＢ入力となる。一方、
８ビツトの信号４７４のうち、LSB側３ビツ
トの信号４７３はデータセレクタ４７５のＡ入
力となる。さらに、信号４７４のMSB側６ビ
ツトの信号４７２、LSB側２ビツトの信号４
７１は差分検出ゲート回路４０５に導かれ、両
者の差分つまり減算器４０１の出力の大きさが
検出される。差分検出ゲート回路４０５におい
て、６入力ANDゲート４７９、６入力NORゲ
ート４８０の各出力は、ORゲート４８２に導
かれる。ORゲート４８２の出力４７８は差分
が±“３”以内の場合、“１”となり、±“３”以
上の値となると“０”となる。 データセレクタ４７５の出力４０４は11ビツ
ト構成となつている。例えば減算器４０１の出
力が＋“２”の時、Ａ入力４７３には“010”が
入力されており、ORゲート４８２の出力４７
８は“１”となる。この時データセレクタ４７
５の出力４０４はMSB側から“00000000010”
となる。一方、減算器４０１の出力が＋“８”
の時、Ｂ入力４７４には“00000100”が入力さ
れており、ORゲート４８２の出力４７８は
“０”となる。この時データセレクタ４７５の
出力４０４は“00000100000”となる。 即ち、差分（信号４７４）が大きいと後述す
る系の収束を早めるべく時定数を小さくし、差
分が小さい場合は系の安定度を確保するために
時定数を大きくしている。従つて水平周期メモ
リ回路４６１の収束は早く、しかも一定の値ま
で収束すると時定数を大きくするため、水平周
期メモリ値が高性能に得られる。 データセレクタ４７５の出力４０４は加算器
４１２に導かれる。加算器４１２の他の入力は
水平周期値メモリ回路４１２の11ビツト出力４
２４と、５ビツトよりなる水平周期補正メモリ
回路４２２の出力５１４，５１６とより構成さ
れる16ビツト信号４２５である。両入力４０
４，４２５はLSBをそろえて加算される。 加算器４１２のウオーブリング入力４０６
（加算器LSBに“１”を加算する）は、差分検
出ゲート回路４０５が零を検出した時、AND
ゲート４８３の出力として得られるものであ
る。16ビツトからなる加算器４１２の出力４７
６のうちMSB側11ビツト５０８は、データセ
レクタ５０９のＢ入力に導かれる。これに引続
く３ビツト５０７は水平周期補正メモリ回路４
２２内のラツチ５１３に導かれ、またLSB側
２ビツトはラツチ５１５に導かれている。デー
タセレクタ５０９のＡ入力４２７には標準水平
周期の値が出力されている。即ち、NTSCで
“1054”の値“10000111110”、PALで“1199”
の値“10010101111”である。データセレクタ
５０９の出力５１０はラツチ５１２に導かれ
る。 第１８図において、水平周期値の異常を検出
する異常値検出ゲート回路４３１は予め定めら
れた範囲内に周期値があるか否かを判定するゲ
ート回路で、NTSCでは、周期値が“1024”〜
“1088”内にあるか否かを６入力ANDゲート５
１７で検出する。PALにおいては“1160”〜
“1224”内にあるか否かをANDゲート５１９−
１で検出する。周期値４２４が所定の値にない
とNORゲート５２１の出力５２２は“１”と
なり、ORゲート５０３に導かれる。ORゲー
ト５０１の他方の入力はHSD信号２８０であ
る。 シフトレジスタ５０３の入力５０２が“１”
となると、ANDゲート５０４の出力５０５が
“１”となり、この出力５０５はデータセレク
タ５０９を制御する。ANDゲート５００はこ
の時Sクロツクを４９９を出力する。この
ANDゲート５００の出力４９９およびシフト
レジスタ４８４のQ5出力４９０は、ORゲート
４９７に導かれる。ORゲート４９７の出力４
９８はラツチ５１２，５１３，５１５のクロツ
ク入力となる。ゲート５０４の出力５０５はま
た、ラツチ５１３をリセツトすると共に、OR
ゲート４９５を通してラツチ５１５をリセツト
する。 信号４７７とフリツプフロツプ４９１のＱ出
力４９２はANDゲート４９４、ORゲート４９
５を通してラツチ５１５をリセツトする。第２
４図に水平周期値プリセツト回路のタイムチヤ
ートを示す。 (b) 水平標準モード検出回路４６４ 第１９図に水平標準モード検出回路４６４の
詳細な回路図を示す。第１９図において、水平
標準モード検出ゲート回路４２８は、水平周期
値メモリ回路４２１の出力４２４の値を検出
し、標準モードと判断すると出力５５０に
“１”を出力する。 第２０図にNTSC、PAL各々に対する標準
モードを定義した図を示す。今、Ｎ＝4SC／Hの 値を考えると、第２０図の５６０に示すように
Ｎの値が“904”〜“916”となる入力に対して
HMOD＝“１”（標準モード入力を示す）とし、
それ以外をHMOD＝“０”とする。５６０は水
平周期値メモリ回路４２１の出力を第１８図の
ラツチ５１２の出力値で示したものである。す
なわち、ラツチ５１２の出力で見ると“1048”
〜“1060がHMOD＝“１”の範囲となる。 ５６２，５６３は同様にPALについて示し
た。PALの場合、ラツチ５１２の出力で見る
と“1192”〜“1208”となる入力に対して
HMOD＝“１”となる。 第１９図においてゲート５４０，５４１，５
４２がNTSCのHMODを検出するためのもの
であり、ゲート５４４，５４５，５４７は
PALのHMODを検出するためのものである。
検出信号５５０はタイミング信号である
SR12Q6信号４９３とともにANDゲート５５１
に入力され、カウンタ５５５をリセツトすると
共にRSフリツプフロツプ５５８をセツトする。
また信号５５０の反転信号は、信号４９３とと
もにANDゲート５５２に入力され、カウンタ
５５５の入力信号となる。RSフリツプフロツ
プ５５８のリセツトはカウンタ５５５の各入、
出力の論理積をとるNANDゲート５５６の出
力５５７により行なわれる。図示したように積
分回路４３０は、HMOD＝“０”となる入力に
対しては水平同期入力連続８個の積分が成立す
る必要があり、この積分によりHMOD信号４
００の安定度を向上している。このため結果的
にはＹ−Ｃ分離の安定性が確保される。 (c) 水平同期再生回路４６２ 第１７図において、水平同期再生回路４６２
は基本的には、水平周期値L15出力４２４に従
つて、水平同期信号を再生する水平同期カウン
タ回路４４５を動作させ、所定のHDout信号３
４を得るものである。 第２１図に水平同期再生回路４６２の具体的
回路構成を示す。水平カウンタプリセツト値演
算回路４３５には第１８図のラツチ５１２の出
力４２４と、水平カウンタ制御量エンコーダ回
路４５９の出力４６０が導かれ、加算器５７０
−１で加算される。エンオーダ回路４９５の出
力４６０は水平カウンタのカウント数を制御し
て水平位相を引き込むためのデータであり、
HS信号１３９とHFB信号１８の位相が一致して
いるとオール“０”となる。11ビツトからなる
加算器５７０−１出力はラツチ５７０−２に導
かれ、S信号に位相同期させられる。 ラツチ５７０−２の出力４３６は11ビツトの
比較器５７１からなる一致検出回路４３７に導
かれる。比較器５７１の他の入力は、水平カウ
ンタ５７２の出力11ビツトである。比較器５７
１の一致出力４３８はカウンタ５７２のプリセ
ツト端子PTに与えられると同時に、水平ドラ
イブパルス発生回路４３９内のシフトレジスタ
５７６に導かれる。シフトレジスタ５７６の
１出力５７７はRSフリツプフロツプ５７８をセ
ツトする。シフトレジスタ５７６のQ1出力４
４１はカウンタ５７２にプリセツトがかかつた
という情報を示す信号で、水平位相検出回路４
６３に導かれる。 水平カウンタ５７２はHDout信号３４用のカ
ウンタで、φSをクロツク入力とする11段のカウ
ンタにより構成されている。このカウンタ５７
２のプリセツトデータはNTSCの場合、カウン
ト値にして“145”となり、PALで“65”であ
り、これらはプリセツトデータ発生回路５７４
より与えられる。このプリセツト値は、第７図
の水平周期検出カウンタ２１３のプリセツト値
より１カウント進んだ値を使用している。そし
て５７３のカウント値はANDゲート５７３を
通してTHC信号４４７として取出される。 水平ドライブパルス発生回路４３９内のRS
フリツプフロツプ５７８のリセツト信号はゲー
ト５７９，５８０，５８１により得られる。フ
リツプフロツプ５７８の出力にHD信号４４０
が得られる。HD信号４４０はφSクロツク単位
で制御されたドライブパルスである。 第２５図に比較器５７１の出力４４５、シフ
トレジスタ５７６のQ1出力４４１、HD信号４
４０、及びNTSC、PALにおけるカウンタ５
７２のカウント値を示した。 第２６図には一般的なHD信号４４０、HFB信
号１８、THC信号４４７、およびNTSC、PAL
におけるカウンタ５７２のカウント値の概要と
位相関係を示した。同図よりTHC信号４４７の
立ち上りタイミングである８３２カウントは、
HFB信号１８の１周期のほぼ中間に位置してい
ることが理解できる。 第１８図の水平周期補正メモリ回路４２２の
５ビツト出力（MSB側３ビツト５１４、LSB
側２ビツト５１６）はデコーダ回路４４８に導
かれる。 第２１図においてデコーダ回路４４８，５９
０は５ビツト入力３２出力のデコーダで構成さ
れる。デコーダ５９０は５ビツト入力が
“00000”の時、第１のデコード出力５８７が
“１”となる。また、“00001”の時、第２のデ
コード出力５８８が“１”。“11111”の時最終
デコード出力５８９が“１”となる。デコーダ
５９０の出力５８１，５８８，…５８９は選択
ゲート回路４４４におけるANDゲート５８３，
５８４…５８５の一方の入力となる。 HD信号４４０は62個のインバータ列からな
るタツプ付の水平ドライブパルス遅延回路４４
２に入力されると同時に、ゲート５８３に導か
れる。遅延回路４４２の62個のインバータ列の
総遅延量はφSの１周期が望ましく、今φSとして
NTSCの場合を仮定すると総遅延量が70nsecと
なり、インバータ１段当りの遅延量は約1nsec
程度になる。遅延回路４４２からは２つのイン
バータ毎に５８２，５８６のように出力線が出
され、各出力が選択ゲート回路４４４における
ANDゲート５８３，５８４，…５８５の一方
の入力に与えられる。ANDゲート５８３，５
８４，…５８５の計32ビツトの出力はORゲー
ト５８６に導かれ、ORゲート５８６の出力に
HDout信号３４が得られる。 このように、水平周期補正メモリ回路４２２
の出力に従つてHD信号４４０を遅延させた出
力を選択し、HDout信号３４を得ている。この
結果、HDout信号３４はφSクロツク単位よりさ
らに高精度な分解能が得られることになる。 第２９図は、この効果をTV画面上の具体的
なパターンに対応させて説明するための図であ
る。第２９図ａは本来画面上に映されるべき縦
線を示す。同図ｂは上記水平周期補正を行わな
いでφS単位にHDout信号３４が出力される場合
の縦線の表示例を示したものである。 φS≠Ｎ・H（即ちφSとHの関係が整数倍の関
係にない場合、例えばPALの標準信号がそう
である）のとき、本来表示されるべき縦線（図
中破線）２９−４は実線で示したように表示さ
れ、２９−１，２９−２，２９−３の点で示し
たようにφS周期の幅のギヤを生じる。φS周期は
PALで約56nsecであるため、このギヤは肉眼
で感知されてしまう。このギヤを画面上で肉眼
の検知眼以下にしなければ高品位テレビジヨン
受像機としては十分でない。 本実施例では、このギヤを十分検知限以下に
もつて行くため、上述したように第１８図にお
ける水平周期補正メモリ回路４４２の出力５１
４，５１６により第２１図におけるHD信号４
４０の遅延量を制御することにより、水平同期
再生の分解能をφS単位以下にまで向上させてい
る。この結果、第２９図ｃに示すようにギヤ成
分は同図ｂに示すものより理論的には1/32に減
少し、実用上全く問題とはならなくなる。 (d) 水平位相検出回路４６３ 第１７図において、水平位相検出回路４６３
は、到来する水平同期信号（実際の信号として
はHS信号１３９）と、HFB信号１８の位相関係
を検出し、検出された位相情報に従つて水平同
期再生回路４６２を制御し、結果的にHS信号
１３９とHFB信号１８とを所定の位相関係にす
るべく位相引込みを行うための回路である。こ
の場合、位相の引込みは連続的に、しかも引込
み時間は早く行うよう構成されている。 第２２図に水平位相検出回路４６３の具体的
回路構成を示す。第２２図においてHFB信号１
８はHFB検出回路４５０のシフトレジスタ６０
０に導かれ、NANDゲート６０１でその立ち
上りが検出される。HFB信号１８の立ち上りが
検出されると、その検出信号４５１によりHFB
タイミング発生カウンタ回路４６３内のRSフ
リツプフリツプ６０３をセツトする。フリツプ
フリツプ６０３の出力６０４は８段構成のカ
ウンタ６４１のプリセツト端子に入力される。
カウンタ６４１のプリセツト値はNTSCの場合
“20”カウント、PALの場合“０”カウントと
なつており、以下の比較パルスをNTSC、
PAL共用としている。カウンタ６４１の出力
６０５は比較パルス発生回路４５４に導かれ
る。比較パルス発生回路４５４は到来するHS
信号１３９に対するHFB信号１８の各種タイミ
ング信号（比較パルス）を発生する。比較パル
スはTP1，TP2…TP6の６種類あり、図示した
ようにゲート６０６，６０７，６０８，６０
９，６１０，６１１およびRSフリツプフロツ
プ６１８，６１９，６２０，６２１，６２２よ
り作られる。ゲート６１１の出力６１２がTP1
であり、フリツプフロツプ６１９の出力６２４
がTP2、フリツプフロツプ６１８の出力６２３
がTP3、フリツプフロツプ６２０の出力６２６
がTP4、フリツプフロツプ６２２の出力６２８
がTP5、フリツプフロツプ６２１の出力６２７
がTP6である。 第２７図に位相が引込まれた状態のHFB信号
１８、カウンタプリセツトタイミング６０４
（CTR9PT）、HS信号１３９、TP1，TP2，
TP3，TP4，TP5，TP6の各タイムチヤートを
カウンタ６４１のカウント値とともに示した。
第２７図中カウンタ（CTR9）５４１のカウン
タ値“104”〜“108”はHFB信号１８のパルス
“１”の期間のほぼ中間の値を取つたものであ
り、この位置にHS信号１３９が引込まれるこ
とになる。 比較パルスTP1，TP2は図示したように引込
み位置の両側に位置するパルスで、水平位相が
少しずれていることを検知するパルスである。
TP3，TP4はHFB信号パルス“１”の中にある
図示したような比較パルスで、引込み位置から
約クロツクφSで60個程度ずれていることを検知
するパルスである。TP5，TP6は例えばTVの
チヤンネル切換等によりHFB信号１８HS信号１
３９の位相が大きくはずれていることを検知す
るパルスであり、互いにTHC信号（第２２図４
４７）のタイミングで切換えられる。 第２２図において、比較パルスTP1６１２，
TP4６２４，TP2４２５，TP3６２３，TP4６
２６，TP5６２２，TP6６２７は位相比較回路
４５７に導かれ、HS信号１３９との位相比較、
検出が行われる。TP3６２３，TP4６２６，
TP5６２２，TP6６２７は４ビツトから成るラ
ツチ６２９に導かれる。ラツチ６２９のクロツ
クにはHS信号１３９が導かれている。 ラツチ６２９の出力には、例えばTP3が
“１”の時HS信号１３９が入力される（TP3内
にHSが存在する状態）とPI−８信号５９４が
“１”となる。このように比較パルスTP3，
TP4，TP5，TP6内にHS信号１３９が到来す
ると比較パルス入力に従つてラツチ６２９の出
力が“１”となる。各比較パルスに対応するラ
ツチ６２９の出力をPI−８信号５９４，PI＋
８信号５９３、PI＋32信号５９１、PI＋32信
号５９２とする。これらの信号のサフイツクス
−８，＋８，＋32，−32は対応するラツチ出力が
“１”の時の、第２１図の水平同期カウンタ５
７２のカウント値の制御値を示している。例え
ばPI＋32信号５９１は水平同期カウンタ５７
２のプリセツトタイシブを32カウント分遅らす
ことにより位相引込みを行うための信号とな
る。第２２図において、ラツチ６２９のリセツ
ト端子には第２１図のフリツプフロツプ５７６
からのSR13Q1信号４４１が入力されており、
水平同期カウンタ５７２にプリセツトがかかる
毎にランチ６２９はクリアされる。所望の位相
に近い比較パルスTP1６１２，TP2６２４は引
込みの安定度を確保するため、TP3，TP4，
TP5，TP6の場合とは別に取扱われる。TP1パ
ルス６１２はHS信号１３９とともにANDゲー
ト６３０に入力され、ゲート６３０の出力は２
段構成のカウンタ６３２に導かれる。カウンタ
６３２のリセツト端子R*にはTP1・HSの論理
出力が導かれている。ゲート６３３を通してフ
リツプフロツプ６３４をセツトし、SR13Q1信
号６４０でリセツトすると、PI−２信号５９
６が得られる。即ち、HS信号１３９がTP1信
号６１２の中に連続して４回存在すると、制御
信号PI−２が得られる。TP2信号６２４につ
いても全く同様に、フリツプフロツプ６３９の
出力からPI＋２信号５９５が得られる。 第２１図において位相比較回路４５７の出力
PI−２信号５９６、PI＋２信号５９５、PI−
８信号５９４、PI＋８信号５９３、PI−32信
号５９２、PI＋32信号５９１は水平カウンタ
制御量エンコーダ回路４５９に導かれる。この
エンコーダ回路４５９は図示の如く例えばPI
＋32信号５９１が“１”の時、＋32の値を示す
“0100000”を出力し、PI−32信号５９２が
“１”の時、出力４６０に−32の値を示す
“1100000”を出力する。そしてエンコーダ４５
９の出力４６０は、水平カウンタプリセツト値
演算回路４３５内の加算器５７０に導かれる。 （垂直カウントダウン回路） 第１図における垂直カウントダウン回路３６は
第２８図に示したように、垂直再生回路３６−１
とHS信号１３９が検出されているか否かを判定
する同期確立判定回路３６−２となり構成され
る。垂直再生回路３６−１については、公知文
献：特願昭55−159673号公報「垂直同期回路」に
おいて基本的な回路例が詳細に述べられているの
で参照されたい。本発明の実施例における垂直再
生回路３６−１は上記公知文献の一部を変更すれ
ばよい。この変更部分につき述べると、第２８図
におけるカウンタ６５１，１３，６５３は上記公
知文献の第４図中の１０，１２に相当する各々２
段構成のカウンタである。本実施例においては
Q86信号６５０をカウンタ６５１の入力クロツク
とし、カウンタ６５１のQ2出力６５２をカウン
タ６５３の入力とし、カウンタ６５３から２・H
の信号を得る。また、カウンタ６５１のリセツト
入力はSR13Q1信号４４１となり、カウンタ６５
３のリセツト入力はSR13Q1信号＋Reset1（上記
公知文献の第４図参照）となる。また、上記公知
文献におけるCSの代りにCSV信号１２６を使用
すればよい。第２８図のVDout信号３７が垂直ド
ライブ信号である。VDout信号３７は、カウンタ
６６０に導かれる。カウンタ６６０のリセツト入
力はHS信号１３９となつている。RSフリツプフ
ロツプ６６３は同期確立の判定状態を記憶するも
ので、HS信号６６２でセツトされ、NANDゲー
ト６６１の出力でリセツトされる。即ち、VDout
信号１周期のうちにHS信号１３９が１個以上出
力されると、同期が確立していると判定され、フ
リツプフロツプ６６３のＱ出力が“１”となる。
このＱ出力はシフトレジスタ６６５でS信号に
同期され、シフトレジスタ６６５の出力から
HSD信号２８０が得られる。即ち、同期が確立
しているとHSD＝“１”となる。実際には、フリ
ツプフロツプ６６３のＱ出力は図示したように
RS18Q＋VDout・Q141のようにORを取られ、信
号６６４としてシフトレジスタ６６５に導かれ
る。信号６６４はHSDの２垂直期間に１回の割
合で前記クランプ回路１９を初期状態とするため
の信号となる。
図は本発明の一実施例を説明するためのもの
で、第１図はデジタルTV受像機の要部のブロツ
ク図、第２図は同実施例中に示す回路の表記方法
を説明するための図、第３図および第４図は同実
施例の動作を説明するためのADCのダイナミツ
クレンジおよびビデオ信号波形図、第５図は
PLL回路の原理を説明するためのバースト波形
図、第６図は同期検出・タイミング発生回路のブ
ロツク図、第７図は同期分離回路および水平同期
幅検出回路の具体的回路図、第８図〜第１０図は
第７図の動作を示すタイムチヤート、第１１図は
バーストフラツグ・PLL・クランプ用タイミン
グ発生回路の具体的回路図、第１２図は第１１図
の動作を示すタイムチヤート、第１３図はデジタ
ルクランプ回路の具体的回路図、第１４図は
PLL制御回路のブロツク図、第１５図はPLL制
御回路の具体的回路図、第１６図は第１５図の動
作を示すタイムチヤート、第１７図は水平カウン
トダウン回路のブロツク図、第１８図は水平周期
メモリ回路の具体的回路図、第１９図は水平標準
モード検出回路の具体的回路図、第２０図は第１
９図の動作を説明するための図、第２１図は水平
同期再生回路の具体的回路図、第２２図は水平位
相検出回路の具体的回路図、第２３図および第２
４図は第１８図の動作を示すタイムチヤート、第
２５図および第２６図は第２１図の動作を示すタ
イムチヤート、第２７図は第２２図の動作を示す
タイムチヤート、第２８図は垂直カウントダウン
回路の回路図、第２９図は第２１図の動作を説明
するための図である。 １１（DVS）……デジタルビデオ信号、２７
……同期検出・タイミング発生回路、３２……水
平カウントダウン回路、３５，４００（HMOD）
……標準モード検出信号、３８……Ｙ−Ｃ分離回
路、１３９（HS）……水平同期検出信号、４６
１……水平周期メモリ回路、４６４……水平標準
モード検出回路。
で、第１図はデジタルTV受像機の要部のブロツ
ク図、第２図は同実施例中に示す回路の表記方法
を説明するための図、第３図および第４図は同実
施例の動作を説明するためのADCのダイナミツ
クレンジおよびビデオ信号波形図、第５図は
PLL回路の原理を説明するためのバースト波形
図、第６図は同期検出・タイミング発生回路のブ
ロツク図、第７図は同期分離回路および水平同期
幅検出回路の具体的回路図、第８図〜第１０図は
第７図の動作を示すタイムチヤート、第１１図は
バーストフラツグ・PLL・クランプ用タイミン
グ発生回路の具体的回路図、第１２図は第１１図
の動作を示すタイムチヤート、第１３図はデジタ
ルクランプ回路の具体的回路図、第１４図は
PLL制御回路のブロツク図、第１５図はPLL制
御回路の具体的回路図、第１６図は第１５図の動
作を示すタイムチヤート、第１７図は水平カウン
トダウン回路のブロツク図、第１８図は水平周期
メモリ回路の具体的回路図、第１９図は水平標準
モード検出回路の具体的回路図、第２０図は第１
９図の動作を説明するための図、第２１図は水平
同期再生回路の具体的回路図、第２２図は水平位
相検出回路の具体的回路図、第２３図および第２
４図は第１８図の動作を示すタイムチヤート、第
２５図および第２６図は第２１図の動作を示すタ
イムチヤート、第２７図は第２２図の動作を示す
タイムチヤート、第２８図は垂直カウントダウン
回路の回路図、第２９図は第２１図の動作を説明
するための図である。 １１（DVS）……デジタルビデオ信号、２７
……同期検出・タイミング発生回路、３２……水
平カウントダウン回路、３５，４００（HMOD）
……標準モード検出信号、３８……Ｙ−Ｃ分離回
路、１３９（HS）……水平同期検出信号、４６
１……水平周期メモリ回路、４６４……水平標準
モード検出回路。
Claims (1)
- 【特許請求の範囲】 １ ビデオ信号をデジタル化した後、信号処理を
行うデジタルテレビジヨン受像機において、 デジタルビデオ信号から得られる水平同期信号
を検出する手段と、 この手段より得られる水平同期信号の周期を記
憶する水平周期メモリ回路と、 このメモリ回路の出力に基き到来するビデオ信
号が標準モードか否かを検出する水平標準モード
検出回路と、 このモード検出回路からの検出信号が標準モー
ドを検出したときにＹ−Ｃ分離を行うコムフイル
と、 前記モード検出回路からの検出信号が非標準モ
ードを検出したときにＹ−Ｃ分離を行うバンドパ
スフイルタとを具備したことを特徴とするデジタ
ルテレビジヨン受像機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13227382A JPS5923987A (ja) | 1982-07-30 | 1982-07-30 | デジタルテレビジヨン受像機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13227382A JPS5923987A (ja) | 1982-07-30 | 1982-07-30 | デジタルテレビジヨン受像機 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2325689A Division JPH0777424B2 (ja) | 1990-11-29 | 1990-11-29 | デジタルテレビジョン受像機 |
| JP32569090A Division JPH082092B2 (ja) | 1990-11-29 | 1990-11-29 | デジタルテレビジョン受像機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5923987A JPS5923987A (ja) | 1984-02-07 |
| JPH0349234B2 true JPH0349234B2 (ja) | 1991-07-26 |
Family
ID=15077420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13227382A Granted JPS5923987A (ja) | 1982-07-30 | 1982-07-30 | デジタルテレビジヨン受像機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923987A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5187568A (en) * | 1991-10-03 | 1993-02-16 | Zenith Electronics Corporation | Video processor having improved clamping system for color television receivers |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4141035A (en) * | 1977-10-20 | 1979-02-20 | Bell Telephone Laboratories, Incorporated | Technique for separating composite video signals |
-
1982
- 1982-07-30 JP JP13227382A patent/JPS5923987A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5923987A (ja) | 1984-02-07 |
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