JPS5923970A - 水平同期検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、ベースバンドのビデ第１８号処理をデジタル
的に行うデジタルテレビジョ、ン受像機に適する水平同
期検出回路に関する。

〔発明の技術的背景とその問題点〕

従来、テレビジョン受像機での信号処理は全てアナログ
信号処理により行われているが、特にビデオ段以降のア
ナログ信号処理については以下のような改善すべき問題
点があった。即ち、性能的にはアナログ信号処理の一般
的な弱点とされている時間軸上の処理性能に起因する問
題であり、具体的にはクロスカラー・ドツト妨害として
画面に現れる輝度信号・色度信号分離性能、各種画質改
善性能、同期性能等である。一方、コスト面および製作
上の問題としては、回路をＩＣ化しても外付は部品、調
整個所が多いということである。

このような問題を解決するため、ビデオ段以降の色信号
復調に到る信号処理を全アノクル化することが恢削され
ている。このようないわゆるデジタルテレビジョン受像
機では、同期検出系、と９わけ水平同期検出回路を、論
い同期性能を持たせつつデジタル回路によっていかに実
現するかが一つの課題となっていた。

〔発明の目的〕

本発明の目的は、水平同期イぎ号を安定にかつ精度よく
検出でき、しかもデジタル回路によって容易に実現可能
な水平同期検出回路を提供することにある。

〔発明の概要〕

本発明は、入力ビデオ信号から複合同期信号を分離した
後、・クルス幅検出さらにはその周期性および連続性を
検出することによって水平同期検出信号を得るようにし
たものである。

即ち、本発明に係る水平同期検出回路は、入力ビデオ信
号から複合同期４Ｍ号を分離する手段と、この複合同期
信号の各パルスの前縁でカウントを開始する水平同期パ
ルス幅検出用カウンタ回路と、このカウンタ回路のカウ
ント値が所定値に達する毎に第１の水平同期検出信号を
発生する幅検出回路と、）ｔ／Ｉ前記カウンタ回路のカ
ウント値が所定値に達した後所定期間は前記カウンタ回
路の新たなカウント動作を狭止する幅検出カウンタ制御
ダート回路と、前記第１の水平同期検出信号のうち所定
の周期で連続して発生される信号のみを選択して第２の
水平同期検出信号として出力する水平同期周期性・連続
性検出回路とを備えたことを特徴としている。

〔発明の効果〕

本発明によれば、複合同期信号中のパルスのうち一定値
以上のパルス幅を有し、かつ所定の周期性、連続性を有
するもののみが水平同期信号として検出されるので、水
平同期信号の開にあるノイズやゴーストによる波形歪の
影響を受けることなく安定で、またカウンタを用いるた
め容易に商梢度化できる水平同期検出が可能となる。し
かも構成要素は全てデジタル回路で実現できるので、デ
ジタルテレビジ冒ン受像機に適合する利点がある。

さらに、水平同期周期性・連続性検出回路の検出条件を
袈えるだけでＮＴＳＣ，ＰＡＬの両信号に対応すること
が可能であり、産業上のメリットは大でおる。

〔発明の実施例〕

第１図に本発明の一実施例に係るデジタルＴＶ受像機の
要部のブロック図を示す。

図において、交流的に結合されているアナログビデオ信
号１は、バッファ回路２に入力される。バッファ回路２
の出力３は、帯域制限のためのローノｅスフィルタ（Ｌ
ＰＦ）　４に導かれる。

ＬＰＦ　４のカットオフ周波数は本システムをＮＴＳＣ
、ＰＡＬで共用するため５．５　ＭＨｚになっている。

帯域制限されたビデオ信号用カフは、バッファアンプ回
路８に導かれる。バッファアンプ回路８はアナログビデ
オ信号１がＩ　ＶＰ−Ｐで入力された時に、後段のψコ
ンバータ（ＡＤＣ）　ｉ　。

の入力信号９がほぼ２　ｖＰ−Ｐとなるように調整され
ている。ＡＤＣ１０は入力信号９をサンプリングクロッ
ク（φ８）１２でサンプリングし、例えば８ビツトに童
子化して出力する。サンプリングクロック（φ５）１２
の周波数Ｊ′８はｆｓ”４ｆａｃ　（ｆｓｃ　：カラー
サブキャリア周波数〕である。

φｓ１２はデジタル回路部６ノに導かれる。

φＢ１２に同期した８ビツトのデジタル化されたビデオ
信号１１（以下ＤＶＳ　（、ｉｑ号という）も又同様に
デジタル回路部６１に導かれる。デジタル回路部６ノ内
のブロックは全てデジタル回路で構成されている。ＤＶ
Ｓ信号１１は同期検出・タイミング発生回路２７に導か
れる。同期検出・タイミング発生回路２７はＤＶＳ信号
１ノから同期パルスを検出し、その同期パルス検出信号
に従って各種のタイミング信号２Ｂ、２９，３０゜３１
．３２を発生する。

ペデスタルクランプ回路１９はビデオ信号１の直流再生
のための回路であり、タイミング信号３２によ！１１　
ＤＶＳ信号１１のペデスタルレベルを検出し、ペデスタ
ルレベルが所定の値になるような制御信号２０を出力す
る。クランプ回路１９の出力２０はＤ／Ａコンバータ（
ＤＡＣ）　２１に導かれ、アナログ信号に変換される。

ＤＡＣ２１の出力２２は抵抗を経てバッファアンプ回路
８の入力にフラング用電圧として重畳され、そのＤＣレ
ベルを制御する。

タイミング信号３１はＰＬＬ　（Ｐｈａｓｅ　Ｌｏｃｋ
ｅｄＬｏｏｐ）制御回路２３に必要なタイミング信号で
ある。ＰＬＬ制御回路２３はサンプリングクロック（φ
８）１２の周波数及び位相を制御するための回路である
。即ち、ＡＤＣ１０〜同期検出・タイミング発生回路２
７〜ＰＬＬ制御回路２３〜ＤＡ０１６〜ｖＣＸＯ１３〜
ＡＤＣ１０のループでＰＬＬ回路を形成している。

本実施例では基本的にはＮＴＳＣ入力の場合、φ８１２
の位相の１つがＩ軸に一致するように、ＰＡＬ入力の場
合、Ｕ軸に一致するようにＰＬＬがかかるようになって
いる。ＮＴＳＣ，ＰＡＬ入力の切換情報は信号１５（以
下、ＮＴＳＣ／ＰＡＬ切換信号という）より得られる。

ＰＬＬ制側１回路２３の制御信号出力２４はＤＡＣ１６
に導かれ、アナログ信号１４に変換される。このアナロ
グ制御信号１４は電圧制御型水晶発振器（ＶＣＸＯ）　
１３に導かれ、これによ、Ｑ　ＶＣＸＯ１３の出力にサ
ンプリングクロックφｓ１２を得る。ＶＣＸＯ１３の水
晶発振子はＮＴＳＣ／ＰＡＬ切換信号１５によって切換
えられ、所定のφ８が得られるようになっている。

なお、本実施例のＰＬＬ制御システムの原理的な実施例
については米国特許第４２９１３３２号明細書に述べら
れている。

第１図でコントロールデータ１７はデジタルＴＶ受像機
のコントロールを行うデジタルデータであり、例えばリ
モコン受信回路（図示せず）から得られる。コントロー
ルデータ１７はデコーダ４７によりデコードされ、各部
のコントロールを行う。このデコードされたコントロー
ル信号は、色飽和度およびコントラスト・ブライトコン
トロール信号４８と色相コントロール信号４９とからな
っている。色相コントロール信号４９はＰＬＬ制御回路
２３を介してサンプリングクロックφ８１２０位相を変
えることにより、色相をコントロールする。ＰＬＬ　ｆ
ｔｔｌｌ　両回路２３には又、水平フライバック信号（
以下／ＨＦＢ佃号という）１８が入力されており、ＰＡ
Ｌ入力時の周知のＡ？ルアイデン）　（ＰＡＬ　Ｉｄｅ
ｎｔ　）信号（以下ＰＩＤ信号と言う）２５を発生する
。

同期検出タイミング発生回路２７のタイミング信号出力
２９は、水平カウントダウン回路３２に導かれる。水平
カウントダウン回路３２は／）ＩＦＢ信号１８を用いて
タイミング信号２９から水平同期再生を行い、水平ドラ
イブ信号（ｆＩＩＤｏｕｔ）　３４を出力する。水平カ
ウントダウン回路３２は首だ、サンプリングクロック（
φ８）１２と水平同期信号との関係を判定し、ＮＴＳ　
Ｃ信号入力の場合φｓ　＃９１０　／１１　（／Ｈ；水
平周波数）（ＩＤＬＥ をスーＰＡＬの場合φＢ　＃１１３５　ｊ’Ｈのとき水
平同期標準モード（Ｉ（ＭＯＤ　）信号３５を出力する
。同期検出・タイミング発生回路２７のタイミング出力
３０及び水平カウントダウン回路３２の出力３３は、垂
直同期再生を行う垂直カウントダウン回路３６に導かれ
ている。垂直カウントダウン回路３６は再生された垂直
同期信号（／ＶＤ　ｏｕｔ）３７を出力する。

ＺＨｇＯｕｔ　ｌｉ号３４はドライバ回路（Ｈドライバ
）５０で増幅された後、１６号％）Ｊ５１をへて水平偏
同系（図示せず）に導かれる。

一方、ｆｖＤｏｕｔ信号３７は垂直ラング発生、及び垂
直ハイド制御回路を含むＶランプハイド回路５２に導か
れ、その出力５３は垂直偏向系（省略）に導かれる。

ＤＶＳ信号１ノはまた輝度信号（Ｙ）と色度信号（Ｃ）
とを分離するＹ−Ｃ分離回路３８に導かれる。Ｙ−Ｃ分
離回路３８は垂直相関を利用してＹ−Ｃ分離を行う分離
回路（コムフィルタとして周知である）と、垂直相関を
用いないで水平方向のサンプル点を用い、水平相関のみ
によりフィルタを構成した分離回路（パントノ４スフイ
ルタとして周知である）とを有し、）ＬＭＯＤ信号３５
により分離回路が選択される。即ちＨＭＯＤ＝″１″の
時コムフィルタでＹ−Ｃ分離を行い、ＨＭＯＤ　＝　”
　０″の時はバンドパスフィルタラ用いてＹ−Ｃ分離を
行うように構成されている。Ｙ−Ｃ分離回路３８にはＮ
ＴＳＣ／ＰＡＬ切換イ＾号が導かれており、この切換信
号に従って１水平遅延量が切換えられるごとくなされて
い名。この遅延量はＮＴＳＣで９１０ピツト遅延、ＰＡ
Ｌでは１１３５ビツト遅延である（ＩＨディレィライン
として周知である）。

分離された色信号（Ｃ信号）３９と、色復調の基準位相
を与えるパルス（φｃ）２６とＰＩＤ信号２５、コント
ロールＭ号４ｇ、バーストフラッグノ母ルスＢＦＰ　２
　Ｂは、色プロセス回路４１に導かれる。色プロセス回
路４１は自動色飽和度コントロール（Ａｃｅ）回路、カ
ラーキラー回路、およびφｃ２６を基準パルスにして２
軸の同期検波によυ色信号（ＮＴＳＣでＩ、Ｃ信号、　
ＰＡＬでＵ。

■信号）を復調する色復調回路とから構成されている。

色プロセス回路４１に入力されたコントロール信号４８
はＡＣＣ回路を制御し、色飽和度、つまり色の濃さを制
御する。色プロセス回路４１の出力４２としては、復調
出力■４、Ｑ／Ｖが得られる。

Ｙ−Ｃ分離回路３８で分離された輝夏個号（Ｙ信号）４
０はＹｆロセス回路４３に導かれる。Ｙプロ上１回路４
３の他方の入力はコントロールデータ信号４８であり、
この信号によってプライト、コントラストが制御される
。このＹプロ上１回路４３はブライト、コントラスト制
御回路と水平、垂直の輪郭補正信号を得る回路とより構
成され、制御あるいは補正されたＹ信号４４を出力する
。

色復調信号４２とＹ信号４４はＲＧＢマトリックス回路
４５に導かれ、所定のマ）　ＩＪソックス算によ＃）３
原色Ｒ，Ｇ、Ｂの信号４６となる。

コ（７）Ｒ、Ｇ　、　Ｂ（７）信号４６ｉｊＤＡＣ５４
ＶＣ１，Ｄ−ｆナログ信号にもどされる。ＤＡＣ５４は
Ｒ，Ｇ、Ｂ用の８ビツトのＤＡＣ３個から構成されてお
り、その出力５５はバッファアンプ５６に導かれる。

バッファアンプ５６は入力信号を増幅しＲ，Ｇ。

Ｂの出力５７．５８．５９を色出力回路（図示せず）へ
導く。色出力回路はＣＲＴ　６０に接続されている。

次に、第１図の要部の具体的な構成を詳細に説明する。

まず、第２図は以下の詳細な説明に関し、表記上の説明
を行うための図である。なお以下の説明においては正論
理を使用することにする。

第２図（ａ）４加算器を示している。Ｎビットからなる
Ａ入カフ０とＭビットからなるＢ入カフ１に対し、Ａ十
Ｂ出カフ３はＬビットになることを示している。Ｃｏ７
２は最低位ビットに加わるキャリー人力を示している。

（ａ）に示したように複数ビットから成る信号はＭ、　
Ｎｌ（＋、　１４という様に表記することにする。

同図（ｂ）は減算器を示している。Ａ入カフ５゜Ｂ入カ
フ７は加算器７８で加算され、Ａ−Ｂ出カフ６となる。

図示したように加算器２８の入力のうち減算する入力に
対して、−の符号を付すことにする。

同図（Ｃ）はＮビットのラッチ回路を示している。

入力８０はラッチ８３に導かれクロック７８の立ち上り
タイミングでラッチされ、出力８４となる。図中信号８
２はリセット端子Ｒへの入力を示し、信号８２が′１ｎ
の時ラッチ出力８４はオール″０”となる。また、図中
信号８１はグリセット端子Ｐｒへの入力を示し、この信
号８１が１°°の時、出力８４はオール″１”となる。

同図（ｄ）はシフトレジスタを示している。信号８５は
入力を示し、信号８６はシフトクロック（φ）、信号８
８は出力である。信号８７はリセット端子Ｒの入力であ
り、これが１″の時出力８８はオール°°０”となる。

同図（ｅ）は同期型のＭビットカウンタを示す。

入力クロックが９０であり、クロック同期型リセッＨぎ
号が９１であり１出力が９２である。

図中Ｎがカウンタ番号を示し、ｊ−１〜ＭはＭ段のカウ
ンタ段であることを表わしている。なお、クロック９０
に対して非同期型のリセット端子を有するカウンタにつ
いてはリセット端子をＩ？と表記する。

同図（ｆ）はクロック同期型のプリセッタブルカウンタ
を示している。即ち９６はプリセットデータ入力を示し
、９５はプリセットタイミング信号入力を示す。

同図（ｇ）はＮＡＮＤ型のセラトリセラ）　（Ｒ８）フ
リップフロッグを示し、百端子人力９９が０″の時Ｑ出
力１０１は１”となる。

同図（ｈ）はデータセレクタを示し、Ａ入力１０４゜Ｂ
人力１０５を選択信号（Ｓ）　１０９に従って１０８と
して出力する。出力１０８の論理はＳ−Ａ＋ＫＢとなる
。即ち、Ｓ＝゛１”の時出力１０８にはＡ入力１０４の
情報が出力され、Ｓ＝″０パの時出力１０８にはＢ入力
１０５の情報が出力される。

なお、以下の説明において複数段のカウンタのカウント
状態を入力クロック単位で表現する場合には、カウンタ
出力を上位ビットからＱＮＩＱ　、・・・Ｑ３＋　Ｑ２
＋　Ｑｌとした時、ｏｏｏ・・・ｏ　ｏ　ｏ　”−１ を零とし、”ｏｏｏ・・・００１”を１．”０００・・
・０１０　”を２　、　”０００・・・０１１　”を３
という様に表現することにする。

（同期検出・タイミング発生回路） 第１図において、ペデスタルクランプ用ＤＡＣ２１の出
力２２がＯｖの時、バッファ６の出カフにはＤＣＣクラ
ングミＯｖのアナログビデオ信号が得られる。今、ＤＣ
クランゾ電圧ＯｖＯ時、アナログビデオ信号１としてＡ
ＰＬ（ＡｖｅｒａｇｅＰｉｃｔｕｒｅ　Ｌｅｖｅｌ　）
の最も小さい信号が入力された場合、第３図に示したよ
うにＡＤＣＩ　Ｏのダイナミックレンジ３−１　、３−
２に対してＡＤＣ１０の入力が３−３のような波形とな
るよう第１図のバッファ２　、　ＬＰＦ　４　、バッフ
ァ６、バッファアンプ８ｉｌ−ｉ調整されている。

第３図において、ペデスタルレベル（ＰＤＬ　）３−４
を′”００１０１１１１”の値にし、水平同期信号分離
レベル（ＳＤＬＨ）　３−５を（ＰＤＬ）　３−４の釣
機レベル″００００１１１１”に選ぶ。本発明の一実施
例におけるペデスタルクランプの制御ループにより、入
力されたビデオ信号１のペデスタルレベルは（ＰＤＬ）
　３−ｔの値にカウンタされる。このフランジ回路につ
いては後述する。

第４図にＡＤＣ１０のダイナミックレンジに関シテ、ペ
デスタルクランプ電、圧Ｏｖの信号４−１と正常なりラ
ンプがかかった信号４−２の様子を示す。第４図中、（
ＳＤＬＶ）　、ｔ　−ｓは垂直同期信号分離レベルを示
しており、特にゴースト等の外乱に対し垂直同期再生を
確実にするために、（ＳＤＬＨ）　ｓ　−ｓより（ＰＤ
Ｌ）　ｓ　−４に近く取っている。

コノ例テＵ　（ＳＤＬＶ）　４−３は０００１１１１１
”とした。

このようにしてペデスタルクランプのかかったデジタル
ビデオ信号ＤＹＳ　１１が同期検出・タイミング発生回
路２７に導かれる。

第６図に同期検出・タイミング発生回路２７の構成を示
す。この回路２２は大きく分けて、同期分離・水平同期
ノやルス幅検出回路系１２０と、水平同期周期性・連続
性検出回路系１２１と、タイミング発生回路系１２２と
からなる。

まず、入力されたＤＶＳ信号１ノは水平同期用。

垂直同期用の同期信号をそれぞれ分離するための水平同
期用分離回路１２３．垂直−期用分離回路１２５に導か
れ、同期分離信号１２４およびＣｖＳ信号１２６が分離
される。同期分離信号１２４は、高域成分、つま９色周
波数成分を除去するＬＰＦ　Ｊ　２７でフィルタリング
される。

ＬＰＦ　１２７の出力１２８は複合同期信号（Ｃ８Ｈ）
であり、水平同期パルス幅検出用カウンタ回路１２９に
導かれる。カウンタ回路１２９の出力１３０は幅検出回
路１３１に入力され、このカウント値が所定の値になる
と、つまり水平同期信号のパルス幅が所定の幅になると
第１の水平同期検出信号（Ｈｓ’信号）１３２が幅検出
回路１３１より出力される。幅検出カウンタ制御ダート
回路１３３は、幅検出回路１３ノよりＩ（Ｓ’信号１３
２が出力されるとカウンタ回路１２９をＣ８Ｈ信号１２
８人力を一定期間受付けないように制御し、ゴーストの
大きい信号入力によるＣ８Ｈ信号１２８の割れ等による
水平同期の誤動作を防ぐためのものである。Ｃ８Ｈ信号
１２８及びカウンタ回路の出力１３０はＣ８Ｈ信号１２
８の立ち下りタイミングを制御する水平同期タイミング
制御回路１３５に導かれる。この水平同期タイミング制
御回路１３５はＨｓ’４Ｍ号１３２の出力タイミングか
ら、一定期間内にＣ８Ｈ信号１２８が立ち下らない場合
は、パースドアラッグＡ’ルスやＰＬＬ　、クランプ用
の各神タイミング信号を発生するタイミング発生回路糸
１２２を非動作状態とする信号Ｒ８４Ｒ１３６を発生す
る。

このように所定の条件を満たすＣ８Ｈ信号１２８が到来
した時のみＰＬＬ　、クランプ等の動作が行われるため
、非常に安定した（外乱に強い〕ＰＬＬおよびカウンタ
回路が構成できることになる。

水平同期周期性・連続性検出回路系１２ノは、水平同期
信号（実際はＨ８′信号）の周期性および連続性を検出
し、所定の周期と連続性を）ｌ−４’　したＨ　８／信
号のみを巣２の水平同期検出信号（Ｈｓ信号〕１３９と
して得る。

同期検出カウンタ１４１はφ８を基準クロックとしてカ
ウントする１１段のカウントで、その１１ビツトの出力
１４３は２周期分のカウント値を記憶可能な周期メモリ
回路１４４に導かれている。今、所定の周期性と連続性
を有したＨａ信号１３９が水平同期周期性・連続性検出
回路１３８の出力に得られると、ラッチノ４ルスシ６生
回路１４６からＳＲ６θ１０ｕｊ信号１４７が発生され
、これによってカウンタ１４１の出力１４３が周期メモ
リ回路１４４に記憶される。差検出回路１４８は周期メ
モリ回路１４４内の２周期分の値の差を検出し、判定回
路１５１は差検出回路１４８の出力１５０からこの差が
所定値以下のとき判定信号（ＤＣＫ信号）１５２を出力
する。

次にタイミング発生回路系１２２においては、水平同期
立ち下り検出回路１５３でＨ８信号１３９とＲ８４Ｒ信
号１３６から水平同期信号の立ち下りタイミングを検出
し、立ち下りを検出するとカウンタ１５８のカウント動
作を開始するようカウンタリセット用フリッゾ７０ツノ
１５６を制御し、リセット信号１５７を発生させる。カ
ウンタ１５８は６段構成のもので、このカウンタ１５８
の出力１５９と後述するＰＬＬ制御回路の出力５Ｒ９Ｑ
１信号１６１　、　ＳＲ９頁２信号１６２とによりＰＬ
Ｌ、クランプ回路動作に必賛な各種タイミング信号１６
３〜１６９およびバーストフラックノクルス（ＢＦＰ）
　２ｇ　ヲハーストフラッグ・ＰＬＬ・クランプ用タイ
ミング発生回路１６０よＶ発生する。

第６図の同期検出・タイミング発生回路２７について、
さらに具体的に説明する。第７図に第６図中の同期分＾
ＩＬ・水平同期幅検出回路系１２０と水平同期周期性・
連続性検出回路系１２ノの具体的回路図を示す。

第７図において、ＤｖＳ信号１１は水平同期用分離回路
１２３としての比較回路（Ｃｏｍｐｌ）１８０にＸ１人
力として与えられて、Ｘ２人力である水平同期分離レベ
ル（ＳＤＬＨ）　１８　Ｊと比較され、Ｘ２≧Ｘ１の出
力が分離信号１２４として得られる。同様に垂直同期用
分離回路１２５としての比較回路（Ｃｏｍｐ２）　１８
２より垂直同期用分離信号（Ｃ８Ｖ）　１２６が得られ
る。水平、垂直の各同期分離レベル（ＳＤＬＨ）　１８
１　、　（ＳＤＬＶ）　１８３は第３図、第４図にて説
明したように５ＤＬＨ＝″００００１１１１″、　５Ｄ
ＬＶ＝″０００１１１１１”であルカら、各比較回路１
８０，１８２は各々簡単なダート１個で実現できる。比
較回路１８０の出力１２４は、４段構成のシフトレジス
タ１８４に導かれる。シフトレジスタ１８４のシフトク
ロックはφ８である。このシフトレジスタ１８４の各ビ
ットの出力は４人力ＮＡＮＤケ”−ト１８５に与えられ
、出力１２８としてＣ３ｌＩ　（Ｃ８Ｈの反転）が得ら
れる。

シフトレジスタ１８４およびゲート１８５はＬＰＦ　１
２７を構成し、ｆＢｃ周期以下の成分、っまり色周波数
成分を除去する。

一方、カウンタ回路１２９、幅検出回路１３ノ、ダート
回路１３３、水平同期タイミング制御回路１３４におい
ては、第８図にタイムチャートを示したようにＣ３Ｈ＝
”ｌ”となるとカウンタ１８７がカウントを始め、この
カウンタ１８７の″′４８″カウント出力（ＡＮＤダー
ト１９０の出力）はシフトレジスタ１９ノに導かれ、Ａ
ＮＤゲート１９２を通して幅検出ノヤルス（Ｈ８’）　
１３２が得られる。ｕｓ’信号が得られるとＲＳフリッ
グフロッゾ１９３がセットされ、その蚕出力１９５によ
？）’ｒ’−ト１ＢＢを通してカウンタ１８７のリセッ
）（８号１８９が強制的″′０″とされる。

０Ｒゲート１９６は水平同期タイミング制御出力を得る
ダートで、カウント１８７のカウント値が′４８″〜”
１２８”の間″１”を出力する。今、ゲート１９６の出
力が１″の期間にＣ８Ｈ信号が立ち下る（　Ｃ８Ｈ信号
１２８が立ち上る）と、ＮＡＮＤゲート１９７の出力１
３６に第８図にＲ８４Ｒで示した波形が得られ、Ｒ８４
Ｒ信号１３６の立ち下りがＣ８Ｈ信号の立ち下りのタイ
ミングを与えることがわかる。ＮＡＮＤゲート１９４は
カウンタ１８７のカウント値が２３９”のときフリップ
フロップ１９１のＱ出力１９５を反転させる。これによ
りＨｓ’信号１３２が出力された俊、２４０”−′４８
”−′１９２”（φ８単位）の間はカウンタ１８７がＣ
８ｌＩ信号入力を受は付けないよう動作する。ＡＮＤゲ
ート１３２−２はＱ１８・Ｒ８４Ｑ（後述する）の論理
出力を１３２−１として出力する。

Ｈ，／信号３２は水平同期周期性・連続性検出回路系１
２１に導かれる。この検出回路系１２１の説明の前に本
実施例のデジタルＴＶ受像機のＮＴＳＣ、ＰＡＬの各々
の信号受信時における水平周波数の対応範囲、及び周期
検出カウンタ１４１の動作について述べる。

放送波で定義されるＮＴＳＣ信号は４ｆ８ｃ＝９１０／
Ｈ（ｆ、ｉ；水平周波数、ｆｓｃ　：カラーサブキャリ
ア周波数で４　ｆ８ｃ＝　１４．３１’ｉ’１Ｈｚ）で
ある。

一方、４ｆｓｃＮ９１０ｆＨのような信号も、一部のカ
ラーバー信号発生器、ビデオゲーム等に存在している。

すなわち、カラーサブキャリア周波数ｆ８ｃと水平周波
数／Ｈとの間に何の関係もない信号が存在する。今、実
用上問題のないよう水平周波数の対応範囲を九＝１５．
７３±０．５ｋＨｚとすると、この範囲に相当する１水
平期間内にカウンタ１８７でサンプルクロックφ、（＝
４／、ｃ）が′８８０”〜″９４４”カウントされ得る
ことになる。

ＰＡＬの場合は、４ｆｓｃ！；１１３５ｆＩ（（４ｆ８
ｃ＃１７、７３　ＭＨｚ　）であり、同様に九＝　１５
．６２５　ｋＨｚ±０、５　ｋＨｚとすると、１水平期
間にカウント可能なφ８の数は、、”１０９９″〜″１
１７３”ということになる。水平同期信号の周期性検出
は上述の水平周波数対応範囲をカバーしなければならな
い。

このため周期性を検出する第７図の周期検出カウンタ１
４１（２１３）は、φ８を基準として１水平期間カウン
ト可能なカウンタであり、１１段構成となる。カウンタ
２１３はＨ８／信号１３２の到来時、ＮＴＳＣで”　１
４４　”カウントに、ＰＡＬで″′６４″カウントにプ
リセットされることにより、周期性検出のタイミングが
容易に敗れるようになっており、同時にこのようなシリ
セットにより後述するように第１図の水平カウントダウ
ン回路３２の回路構成も簡単化することができる。

第９図にＨ８／信号１３２と水平周期対応範囲を示すｆ
−）信号（Ｈ庵ｓ　Ｒ）及びカウンタ２１３のカウント
値の関係を示す。図のように所定周期で、かつ連続的に
得られるＨｓ’４Ｎ号１３２のみが水平同期検出信号Ｈ
８として）ｌｓ＝）Ｉｓ’・ＨＭａｓＲで示す積論理で
得られる。５Ｒ６Ｑ、はこのＨａ個号１３９とφ８をシ
フトクロックとして蓄積するシフトレジスタ２１５の出
力を示す。第９図中９−１．９−２はカウンタ２１３の
ＮＴＳＣ，ＰＡＬの各信号受信時におけるカウント状態
を示す。

第１０図にＨｓ’信号１３２の周期性・連続性を検出す
るタイムチャートを示す。ＨＭａｓＲ信号はＮＴＳＣＱ
ｉ号受信時は１ｏ−１で示すようにカウンタ２１３の１
０２４°“カウントで立ち上り、ＨＢ′（ａ号の立ち下
りに同期して立ち下る。また、１０−３で示すようにＨ
８／信号が欠落すると、ＨＭａｓＲ信号は″１０８８°
′カウントで立ち下り、カウンタ２１３は１４４”カウ
ントにプリセットされたまま、次のＨｓ’信号の到来を
待つ。

１０−４で示すように再びＨ８７信号が得られると、１
０−５で示すＨ６′信号からＨｓ傷信号得られる。

ＰＡＬ佃号信号時も基本的動作は同じである。第１０図
で示したように水平同期検出信号ＵＳは外乱に強い高精
度な信号として得られることが理解されよう。

第７図において、０Ｒｒ−）、？０７の出力としてＨＭ
ａ　ｓ　Ｒ信号が得られ、ＡＮＤゲート２０８の出力と
してＨ８信号１３９が倚られる。Ｈ８′侶号１３２の反
転でリセットされ、ＮＯＲゲート２１１の出力でセット
されるＲＳフリップフロッグ２１２のＱ出力がＨ８′信
号欠落時の制御信号（第１０図のＲ８３Ｑ）を与える。

カウンタ２１３０プリセツ）（Ａ号はＯＲゲート２０４
の出力２０３として得られる。ＮＴＳＣ信号に制御され
るプリセットデータ発生回路２０１は、上記したように
ＮＴＳＣ信号受信時に”１４４”カウントに相当するデ
ジタル値″０００１００１００００″′を発生し、ＰＡ
Ｌ信号受信時に６４”カウントに相当するデジタル値″
００００１００００００”をそれぞれ発生ずる。

Ｈ８信号１３９はシフトレジスタ２１５に導かれる。こ
のシフトレジスタ２１５のＱ、出力１４７はカウント２
１３０１１ビツト出力２１４をラッチ２１６にラッチす
るタイミングを与える。ラッチ２１６の出力１４９はラ
ッチ２１７に尋かれる。これら２段のラッチ２１６，２
１７は第１の水平周期メモリ回路１４４を構成しており
、カウンタ２１３からの２周期分のデータを記憶してい
る。ラッチ２１６，２１７の値の差を検出するのが差検
出回路１４８としての減η、器２１９であり、差出力２
２０を判定回路１５１に出力する。

判定回路１５）においては、差出力２２０の１１ビツト
のデータのうち上位９ビツトをＮＡＮＤゲート２２１と
ＡＮＤダート２２２に入力し、ダート２２１．２２２の
出力をＯＲゲート２２３に入力して、出力としてＤＣＫ
　（Ｓ号１５２を得る。

即ち、ラッチ２１６の出力１４９とラッチ２１７の出力
２１８の差が十″３”以内であればＤＣＫ信号１５２は
］”となる。Ｈｓｆｓ号１３９．ラッチ２１６の出力Ｚ
　４９　、　ＤＣＫ侶号信号２．シフトレジスタ２１５
の出力１４７は第１図の水平カウントダウン回路３２に
導かれる。

第１１図にバーストフラッグ・ＰＬＬ・フラングタイミ
ング発生回路系１２２のより具体的な構成を示す。８８
信号１３９の反転信号２３２はＲ８７リツプフロツプ２
３４をセットし、Ｒ８４Ｒ信号１３６はこのフリップフ
ロツノ２３４をリセットする。フリップフロツノ２３４
の０出力２３５は水平同期信号の立ち下り（後縁）に同
期して立ち上る信号であり、シフトレジスタ２３６に導
かれる。シフトレジスタ２３６のＱ１出力１５４は１段
構成のカウンタ（フリップフロツノ）２３７に導かれる
。今、シフトレジスタのＱ１出力１５４が０”→″１”
になると、カウンタ２３７の９４１出力１５７は”ｏ”
となり、これによジカウンタ２３８はリセット状態が解
除されカウントを開始する。カウンタ２３８は６段構成
のもので、出力Ｑ３６・Ｑ３５・Ｑ３３の論理でＮＡＮ
Ｄダート２３９を介して自己リセットがかかるようにな
っている。

タイミング発生回路１６０の動作を第１２図に示す。第
１２図では、ＣＨ８（６号（第７図のＬＰＦ　１２７の
出力）、Ｈ８８号１３９１φ８．シフトレジスタ２３６
のＱ１出力１５４．カウンタ２３７のＱ４１出力１５７
．カウンタ２３８のＱ　　、Ｑ　　、・・・Ｑ３６出力
に対応させて、カラン５１　　　　５２ り２３８のカウント値と共に各種のタイミング信号を示
した。これらのタイミング信号部・出力２８，１６３，
１６４，１６５，１６６．１６７．１６８゜１６９．１
５７，２３０，１６１，１６２については後述のフラン
ジ回路、　ＰＬＬ制御回路の詳細な説明において適宜説
明する。

（ベデステルクランプ回路） 第１図のベデステルクランプ回路１９は、第４図４−２
の波形で示したように、到来するＤＶＳ４ｇ　号Ｊ　Ｊ
のペデスタルクランプ（ＰＤＬ）　ｓ　−４”００１０
１１１１″の値にクランプする回路である。

第１３図に被デスタルクランプ回路１９の具体的回路図
を示す。図中Ｈ８Ｄ信号２８０は、Ｈ８信号１３９が得
られていると１”となる同期検出状態を示す信号であり
、同期検出判定回路２８５に入力される。今、Ｈ８Ｄ＝
″０″即ち、同期検出が行われていない状態であると、
ペデスタルクランプをかけるべきタイミング情報（例え
ばＲＦＰ　、９　ｇ　）を得ることができないため、ま
ず同期信号部分を切出す必要がある。このためＨ８Ｄ信
号２８０が６１”→”ｏ”となると、シフトレジスタ２
８４でＨ８Ｄ信号２８０の立ち下りを検出し、この検出
信号２７６（ダート２７５の出力〕で、フランジ′眠圧
をデジタル量として記憶しているラッチ２７２をリセッ
トする。ラッチ２７２の出力２０がオール″Ｏ１′とな
ると、クラングミ圧（第１図のＤＡＣ２１の出力２２）
はＯｖとなり、クランプ制御系は初期状態に設定される
。

一般的にビデオ信号入力が存在すると、初期設定時にお
けるＡＤＣのダイナミックレンジと信号の関係は、第４
図に４−１で示したようになっている。第１３図におい
てＤＶＳ信号１１である８ビット信号のオア論理をとる
ダート２５２の出力は、ＡＤＣｌｏのダイナミックレン
ジのＬＳＢ側端を入力信号が横切った期間のみ、つまり
ＤＶＳ信号１ノがオール″０”となったとき０”となる
。このダート２５２の出力は８段構成のシフトレジスタ
２５３に轟かれている。シフトレジスタ２５３の全ての
出力を人力とするＮＯＲダート２５４の出力２５５には
、ゲート２５２の出力をＬＰＦを通した信号に相当する
信号が′１”として得られる。これらのゲート２５２、
シフトレジスタ２５３、ダート２５４によりＤＶＳ信号
１１のレベル検出回路２８１が構成される。この検出回
路２８１の出力信号２５５の立ち上シタイミングをＮＡ
ＮＤゲート２５６で検出し、ＲＳフリップフロッゾ２５
７をセットする。このフリラグフロッグ２５７のＱ出力
２５８は、１０ビツトのデータセレクタ２６９のＢ入力
に導かれている。なお、データセレクタ２６９のＢ人力
データはこの時、図示しないエンコーダによりＭＳＢ側
から１１１１１１１０００”ｖｃｇ換されて入力される
ものとする。データセレクタ２６９のｌθビット出力２
７０とラッチ２７２の１２ビツト出力２７３は、ＬＳＢ
を一致させχ減初、器２７１で差を取られる。その差信
号がシフトレジスタ２５３のＱ３出力のタイミング（Ａ
ＮＤダート２７Ｂの出力タイミング）で再びラッチ２７
２に書き込まれる。

上記した動作を繰り返すことによジ、クランプレベルは
Ｈｓ信号１３９が得られるまで上昇する。Ｈｓ信号１３
９が得られると、１（ＳＤ＝’ｌ”となり同期検出状態
となる。Ｈ８Ｄ−１″の時、切換回路２８３を構成する
データセレクタ２６９の出力２７０にはＡ信号２６８が
導かれ、ペデスタルクランプモードとなる。ＤＶＳ信号
１１は減算器２５０で（ＰＤＬ）　、？　ｓ　１″００
１０１１１１”の分だけ減算される。減算器２５０の出
力サイン（ｓｇｎ）ビットは、ＤＶＣ８信号２８６とし
て後述するＰＬＬ制御回路に導かれる。また、減算器２
５０のｓｇｎビットを含む８ビツト出力はラッチ２６３
に導かれ、第１１図におけるカウンタ２３８からの第１
２図に示した係φ８周期であるＱ３１出力２３０でサン
プリングされる。

加算器２６５、ラッチ２６６はデジタル型の積分回路２
８２を構成している。積分回数はラッチ２６６のφ入力
１６３で決まる。第１２図に示したようなカラーバース
ト期間の積分を行うため、この積分回数は１２回とする
。ラッチ２６６の出力２６７のうち、下位ビットを切捨
てた１０ビツト出力２６８がデータセレクタ２６９のＡ
入力に導かれる。

なお、加算器２６５のＣｏ入力は第１１図におけるカウ
ンタ２３８がらのＱ３２出カ２４ノが導かれてウォーブ
リング信号と々っでおり、これによりクランプの精度を
向上させている。上述した１２回の積分が終了すると、
ラッチ２６６にはタイミング発生回路１６０がらのＬ２
Ｒ信号１６４のタイミングでリセットがかがる。

減算器２７ノ、ラッチ２７２もまた積分回路２８４を構
成しており、減昇器２７１の入力２７０がオール″Ｏ１
１となるように積分がくり返され、これによジペデスタ
ルレベルが安定−ｊる。なお、タイミング発生回路１６
０がらのＬ１２φ信号１６９及びケ”−ト２７８の出力
はラッチ２７２のクロックを与える信号２７９となり、
その反転出力２０−１はフランジ用ＤＡＣ２１のデータ
ラッチのクロックに使用される（第１図では省略）。

（ＰＬＬ制御回路） ＰＬＬ制御回路２３の原理的な構成例については米国特
許第４２９１３３２３０明細書に述べられているため、
ここではＰＬＬ　ｆｔ１ｌｌ　１１１回路２３について
はその具体的回路構成及び特徴について述べる。

第１４図はＰＬＬ制御回路２３の概略構成を示すブロッ
ク図である。誤差検出回路３００はタイミング信号であ
るＬ７φ信号１．６２　、　Ｌ２Ｒ信号１６４　、　Ｌ
６Ｒ信号１６５に開側１されて、ＤＶＳ　（ｉ号１１に
関し の積分演算を行う。なおＰ４ｊのサンブリング点につい
ては第５図のカラーバースト波形５−１上に示す。第５
図で５−２は、演算を行う期間（バースト期間）を示し
ており、本実施例に関してはに＝６として使用した。即
ち、６バ一スト期間につき上記（１）式の積分演算を行
うことになる。

第５図に示したようにカラーバーストの位相に対して目
標とするサンプリング位相をθとすると、誤差信号は となる。（２）式の誤差演算を行うのが誤差演算回路３
０２であり、その演算出力３０３は誤差積分回路３０４
に導かれる。誤差積分回路３０４の出力２４はＤＡＣ１
６に導かれ、これによってＰＬＬがかかることになる。

（２）式よりθの値（実際は一〇〇値）を可変とするこ
とにより、任意のサンプリング位相を得ることができる
。なお、色相のコントロールは、この−〇の値を可変と
することにより行う。即ち、色相コントロールデータ発
生回路３０５はコントロール信号４９゜を受けると、予
め定められているコントロールデータに従った一〇の値
を選び出し、その値を示す信号３０６を誤差演算回路３
０２に出力する。

一方、前記（１）式の積分演算結果、つまり誤差検出回
路３００の出力３０１のｓｇｎビットは基準サンプリン
グ位相検出ダート回路３１４に導かれ、ここで基準とな
るサンプリング位相を与える基準位相パルス３１５が生
成される。この基準位相パルス３１５は連続的に基準パ
ルスを発生する基準パルス発生回路３１６に導かれ、基
準位相、つまりＮＴＳＣの場合で１軸、　ＰＡＬの場合
でＵ軸をそれぞれ示すφ、信号２６が基準ノ４ルスとし
て得られる。なお、ＰＡＬについては基準位相としてＵ
軸を得ると共に、ＰＡＬアイデント信号を必要とする。

１ビツトからなるＤＶＣ８（４号２８６はバースト検波
積分回路３０８に導かれ、カラーバーストの６周期期間
、φ０信号２６でサンプリングされるとともに、そのサ
ンプリング結果が積分される。積分結果３０８はＰＡＬ
アイｒント信号の安定性を得るための時定数回路（積分
回路に等しい）３１０に導かれる。この時定数回路３１
０の出力３１１とＰＩＤ信号２５及びタイミング信号で
あるり、２φ信号１６９により、ＰＡＬアイデント判定
ダート回路３１２でＰＡＬアイデントが所定の関係を満
しているが否がが判定され、所定の関係にない場合は、
リセット信号３１３が出力される。ＰＡＬアイデント発
生回路３０７は、／ＨＦＢ信号１８を入力とする１段の
カウンタで、そのカウント出方とじてＰＩＤ信号を得る
。リセット信号３１３はこのカウンタのリセット端子に
入力されている。前記基準サンプリング位相は、ＰＡＬ
においてはＵ軸部ち、ＰＩＤ信号２５に従ってバースト
位相に対して±４５°の位相となる。

第１５図にＰＬＬ制御回路２３のより具体的な回路構成
を示す。ＤＶＳ信号１１はラッチ３２０に、４かれる。

ラッチ３２０のリセット信号はＬ６Ｒ信号１６５である
。ラッチ３２０の出力３２ノは減算器３２２に導がれる
。減算器３２２の出力３２３はラッチ３２４に導がれ、
ラッチ３２４の出力３２５はラッチ３２７に導かれる。

ラッチ３２７の出力３２８は１２ビツトから成り、減算
器３２２の一方の入力となる。この出力３２８のＭＳＢ
側から８ビツト分の出力３３０が誤差演算回路３０２に
導かれる。ラッチ３２０の１２ビツト出力３２５もまた
誤差演算回路３０２に導かれる。

Ｌ２Ｒ＠号１６４　、　Ｌ、φ信号１６２は誤差演舞−
回路３０２を制御する信号であり、（１）式で示した精
分演算結果においてラッチ３２４の出力ラッチ３２４，
３２７を制御する。積分結果のデータのうちのサインビ
ット３２６．３２９は基準サンプリング位相検出ダート
回路３１４に導かれる。

今、ＮＴＳＣでθ＝３３°とするとＱ軸（Ｑ−軸〕が検
出でき、またＰＡＬでθ＝±４５°とするＰＩＤ信号に
制御されＵ軸が検出できる。

第１５図中、ＡＮＤダート３３８がＱｍ検出用ダートで
あり、ＡＮＤダート３３９，３４０がＵ軸検出用〆ダー
トである。各ダート３３８〜３４０の出力はＯＲダート
３４ノに導かれる。ＯＲグー）、９４Ｊの出力３１５は
基準・母ルス発星回路３１６に導かれる。シフトレジス
タ３５４Ｖｉ基準軸検出用であυ、そのＱ１出力３５５
がカウンタ３５６をリセットする。カウンタ３５６のＱ
６２出力３５７はシフトレジスタ３５８に入力サレ、モ
クロックで同期化されてシフトレジスタ３５８のＱ１出
力よりφ。信号２６として得られる。このφ。信号２６
の立ち上りタイミングがＱ−軸を示すことになる。第１
６図にＬ７φ信号１６２　、　Ｌ６Ｒ信号１６５　、５
Ｒ９Ｒ侶号１６７、シフトレジスタ３５４の入力３１５
およびそのＱ１出力３５５．Ｑ６１．カウンタ３５６の
Ｑ６２出力３５７、φ８および第１１図の７リツプ７０
ツブＲ８５１のＱ出力の各波形を示した。

色相コントロールは２ビツトステツプとした。

コントロールデータ４９はデータデコーダ３３３でデコ
ードされ、エンコーダＲＯＭ　３３５でエンコードされ
る。ＮＴＳＣの場合、コントロールデ〜り４９が００”
の時θの値を３３°（中心値）に、”０１″の時θ＝２
７°に、１０″の時θ；３７°に、’１１”の時θ＝４
１０に選ぶことにすると、ｔａｎ３３゜はＢｇｎを含む
６ビツトで近似すればｔ、＋ｎ３３°−″０１０１０１
”とエンコードされ、同様に一２７°＝ｔ″０１０００
０”　、ｔａｎ３７°＝　”０１１０００”ｒ　ｔａｎ
　４１　’イ゛０１１１００”とエンコードされる。

ＰＡＬの場合はＰＩＤ信号２５によりエンコード値が制
御される。ＰＡＬの時、コントロールデータ″１００”
はθ＝±４５°となり、エンコード出力はｓｇｎを含む
７ビツトで近似しＰＩＤ＝”ｌ”の時、”０１１１１１
１”をエンコード出力として得、ＰＩＤ　＝″０”（以
下単にＰＩＤという）の時、”１００００００”を得る
。コントロールデータ″ｏ１”ノ時θ＝　ＰＩＤで０１
１００００”を、ＰＩＤで１００００００”を得る。コ
ントロールデータｌ′１０”の時ＰＩＤ　−Ｃ”０１１
１１１１”を、ＰＩＤで”１１１００００”を得る。コ
ントロールデータ”１１”の時ＰＩＤで０１１１１１”
’　ｆ：ＰＩＤで”１１０００００”を得る。

このように、色相コントロールに関しては、ＮＴＳＣ信
号及びＰＩＤ信号２５に従って所定のエンコード出力（
エンコーダ３３５の出力）３３６が得られる。エンコー
ダ３３５の出力３３６は一θの値を示し、誤差演算回路
３０２に導かれる。

誤差演算回路３０２はラッチ３２４の出力３２５とエン
コーダ３３５の出力３３６とを乗算する乗算器３３２と
、この乗算器３３２の出力３３７とラッチ３２７の出力
３３０とを加算する加算器３３１とよ構成る。タイミン
グ信号（φ□φ）１６８は乗算器３３２の乗算タイミン
グを与える。加算器３３１の出力３４３は誤差積分回路
３０４における加算器３４４に入力される。加算器３４
４の他の入力は、ラッチ３５１の出力３５２である。加
算器３４４の出力３４６はラッチ３５１に導かれている
。Ｌ、２φ信号はラッチ３５ノのラッチタイミングを与
えると共にＡＮＤダート３４８，３４７に導かれ、オー
バーフロー、アンダー７０−の検出タイミングに使用さ
れる。

これら加算器３４４．ラッチ３５１　、　ＡＮＤダート
ｓ４ｙ、ｓ４ｇで誤差積分回路３０４を構成している。

ラッチ３５１は１３ビツト構成でｌｆｉ、ＭＳＢ側から
９ビツトの出力２４が第１図のＰＬＬ用ＤＡＣ１６に導
かれる。

上述したようにｒ　−）　３４８はオー／マーフロー検
出ダートで、出力３４９が＠１′の時ラッチ３５１をプ
リセットし、その出力をオール＠１”とする。ダート３
４７はアンダー７０−検出ｅ−）で、出力３５０が″１
＃の時ラッチ３５１をリセットし、その出力をオール“
０＃とする。なお、加算器３４４の出力３５３はオーバ
ーフローの出力を示している。

第１５図中において、ＤＶＣ８信号２８６は加算器３６
１に導かれておシ、加算器３６１の出力３６２はラッチ
３６３に導かれる。ＡＮＤダート３６９はＰＡＬ時のＵ
軸横波位相信号３６０を出力し、ラッチ３６３にクロッ
クとして与える。

これらのダート３５９．加算器３６１．ラッチ３６３で
バースト検波積分回路３０８を構成する。この積分回路
３０８のｓｇｎ出力３６５は時定数回路３１０に導かれ
、さらに積分される。

時定数回路３１０は加算器３６６とこの加算器３６６の
ｓｇｎ出力３６８およびこれ以外の５ビツトの出力３６
７をラッチするラッチ３７１゜３１２を主体として構成
されている。

なお、ＡＮＤグー）　３７３　、　ＮＯＲダート３７４
ハ各々オーバーフロー、アンダーフロー検出用であシ、
検出タイミング信号はφ□φ信号１６８である。ラッチ
３７１の出力３７７はＰＡＬアイデント判定ダート回路
３７９に導かれる。今、ＰＡＬアイデント発生用のカウ
ンタ３８０の０７゜出力３８１が１”で、ラッチ３７１
の出力３７７が”１”であると、Ｌ１２φ信号１６９の
タイミングでカウンタ３８０がリセット信号３１３によ
シリセットされ、Ｕ軸横波とＰＡＬアイデントを所定の
条件に引きもどす。そしてカウンタ３８０の’７１出力
にＰＩＤ信号２５が得られる。

（水平カウントダウン回路） 第１図における水平カウントダウン回路３２の詳細なブ
ロック図を第１７図に示す。水平カウントダウン回路３
２は４つの大きなブロック４６１．４６２，４６３，４
６４から構成されるＯ連続性および周期性が検出されｆ
Ｃ第６図の周期メモリ回路１４４の出力Ｌ４ｏｕｔ信号
１４９及びタイミング信号１４７、判定回路１５１のＤ
ＣＫ出力１５２から、到来する水平同期信号の周期を記
憶するのが第２の水平周期メモリ回路４６１である。ま
た、こうして記憶された水平周期データ４２４を入力と
して、到来する水平周波数九とφ８の関係を検出し、水
平標準モードを示すＨＭＯＤ信号４００を判定するのが
水平標準モード検出回路４６４である。ＨＭＯＤ信号４
００は第１図に示したようにｙ−ｃ分離回路３８に導か
れておシ、ＨＭＯＤ＝＠ｌ’の時、周知のようにｙ−ｃ
分離回路３８はライン相関を利用してｙ、ｃ両信号の分
離を行なう（これはコムフィルタとして周知である）。

一方、ＨＭＯＤ　＝　”＝０　’の場合はｙ、ｃ分離を
うイン相関を用いて行なうと、場合によっては分ｍｌが
非常に悪くなる（ＩＨ遅延線上のサンプル点がお互いに
画面上ではなれている場合）ため、ｙ、ｃ分離は周知の
水平方向のサンプル点同士を使ったＢＰＦによシ行なう
。このようにＨＭＯＤ信号４００はｙ−ｃ分離回路３８
の動作を切換える働きをする。

水平周期メモリ回路４６１の出力４２４は水平同期再生
回路４６２に導かれ、この再生回路４６２によって水平
ドライブ信号（ｆＨＤｏｕｔ）３４を得る。ｆＨ□信号
１８と到来するＨ８信号１３９の位相を比較し、所定の
位相関係にない場合、水平同期再生回路４６２に信号４
５８を出力して、位相を引込むための回路が水平位相検
出回路４６３である。

以下、第１７図の各ブロック４６１，４６２゜４６３．
４６４をさらに詳しく説明する。

（ａ）　　水平周期メモリ回路４６１ Ｌ　４　ｏｕｔ信号１４９は減算器４０１に導かれる。

一方、第６図のラッチパルス発生回路１４６がらの５Ｒ
６Ｑ、ｏｕｔ信号１４７は水平周期メモリタイミング発
生回路４０８に導かれ、この回路４０８で各種のタイミ
ング信号４０９，４１０，４１１が発生される。これら
のタイミング信号４０９，４１０゜４１１は第６図の判
定回路１５１よシのＤＣＫ信号１５２によシ制御される
。減算器４０１の出力４０２は差分検出ダート回路４０
５に入力され、その差分値が検出される。このダート回
路４０５は差分値の大きさによシ、時定数切換回路４０
３及び制御信号発生ダート回路４１７に制御信号４０３
−１．４０７を供給し）また差分値が零の場合は加算器
４１２にウォーブリング信号４０６を与える。時定数切
換回路４０３は上記の差分値に従って系の時定数を制御
するよう動作する。時定数切換回路４０３の出力４０４
は、加算器４１２に導かれる。加算器４１２の他の入力
はＭＳＢ側の１１ビツトから成る１６ビツトでアシ、水
平周期値メモリ回路４２１の出力４２４と、水平周期補
正メモリ回路４２２の１６ピ、トのうちＬＳＢ側５ビッ
トの出力４２３とからなる信号４２５である。加算器４
１２の出力１６ピツトのうちＭＳＢ側１側御１♂ツト切
換回路４１５に導かれる。切換−回路４１５の他の入力
に紘標準水平周期発生回路４２６の出力４２７が導かれ
ている。水平周期値が所定の条件を満す値でない場合（
例えばＰｏｗｅｙ　ＯＮ時）、水平周期が異常であるこ
とを異常値検出ダート回路４３１で検出し、水平周期値
プリセット回路４３３に検出信号４３２を送る。

水平周期値プリセット回路４２３は信号４３２と共にＨ
８咋号２８０が入力されることによって、制御信号発生
ダート回路４１２に信号４３４を供給する。これによシ
ダート回路４１７は水平同期値メモリ回路４２１にノリ
セットタイミング信号４１９を供給するとともに、切換
回路４１５に切換信号４２０を供給し、切換回路４１５
を通してメモリ回路４２１を信号４２７で与えられる標
準水平周期値にプリセットする。

第１８図に水平周期メモリ回路４６１の具体的回路構成
を示す。第１８図において、水平周期メモリタイミング
発生回路４０８は６段構成のシフトレジスタ４８４　、
　ＡＮＤダート４８５゜ＲＳＳフリラグフロップ４９か
ら構成されている。第２３図には各タイミング信号のタ
イムチャートを示した。

第２３図よシ理解できるように、？’　−ト４８５はＤ
ＣＫ信号１５２が“１＃の時、自己リセット信号４８７
を出し、シフトレジスタ４８４のＱ３以降の出力は出な
いことに力る。即ち、差検出がφ８で士”３＃以上の値
であると周期メモリは何の動作も行なわず、前の状態を
保つことを示している。

減算器４０１の出力は８ビツトが有効ビット長となって
おシ、その８ビ、トの信号４７４はデータセレクタ４７
５のＢ入力となる。一方、８ビツトの信号４２４のうち
、ＬＳＢ側３ビットの信号４７３はデータセレクタ４７
５のＡ入力となる。さらに、信号４７４のＭＳＢ側６ピ
ツトの信号４７　ｊ　、　ＬＳＢ側２ビットの信号４７
１は差分検出ダート回路４０５に導かれ、両者の差分つ
まシ減算器４０１の出力の大きさが検出される。差分検
出ダート回路４０５において、６人力ＡＮＤダート４７
９．６人力ＮＯＲゲート４８０の各出力ｕ、ＯＲダート
４８２に導かれる。

ＯＲダート４８２の出力４７８は差分が士＠３＃以内の
場合、１”となシ、±“３″以上の値となると″０＃と
なる・ データセレクタ４７５の出力４０４は１１ピ、ト構成と
なっている。例えば減算器４０１の出力が＋“２′の時
、Ａ入力４２３には０１０′が入力されておｊ９、ＯＲ
ゲート４８２の出力４２８は１１”となる。この時デー
タセレクタ４７５の出力４０４はＭＳＢ側から ＠０００００００００１０”となる。一方、減算器４０
１の出力が＋”８＃の時、Ｂ入力４７４には＠ｏｏｏｏ
ｏｉｏｏ”が入力されておシ、ＯＲダート４８２の出力
４７８は“０”となる。この時データセレクタ４７６の
出力４０４は ”０００００１０００００”となる。

即ち、差分（信号４７４）が大きいと後述する系の収束
を早めるべく時定数を小さくシ、差分が小さい場合は系
の安定度を確保するために時定数を大きくしている。従
って水平周期メモリ回路４６１の収束は早く、シかも一
定の値まで収束すると時定数を大きくするため、水平周
期メそり値が高性能に得られる。

データセレクタ４７５の出力４０４は加算器４１２に導
かれる。加算器４１２の他の入力は水平周期値メモリ回
路４１２の１１ピツト出力４２４と、５ビ、トよシなる
水平周期補正メモリ回路４２２の出力６１４，５１６と
よシ構成される１６ピツト信号４２５である。両人力４
０４．４２５はＬＳＢをそろえて加算される。

加算器４１２のウォーブリング入力４０６（加算器ＬＳ
Ｂに°１＃を加算する）は、差分検出ダート回路４０５
が零を検出した時、ＡＮＤｒ−ト４８３の出力として得
られるものである。

１６ビ、トから表る加算器４１２の出力４７６のうちＭ
ＳＢ側１１ピ、ト５０８は、データセレクタ５０９のＢ
入力に導かれる。これに引続く３ピ、ト５０７は水平周
期補正メモリ回路４２２内のラッチ５１３に導かれ、ま
たＬＳＢ側２ビットはラッチ５１５に導かれている。デ
ータセレクタ５０９のＡ入力４２７には標準水平周期の
値が出力されている。即ち、ＮＴＳＣで″１０５４’の
値”’１００００１１１１１０　’、ＰＡＬで＠１１９
９”の値″’１００１０１０１１１１　’である。デー
タセレクタ５０９の出力５１０はラッチ５１２に導かれ
る。

ｗｒＪ１８図において水平周期値の異常を検出する異常
値検出ダート回路４３１は予め定められた範囲内に周期
値があるか否かを判定するダート回路で、ＮＴＳＣでは
、周期値が＠１０２４”〜”１０８８”内にあるか否か
を６人力ＡＮＤゲート５１７で検出する。ＰＡＬにおい
ては＠１１６０”〜”１２２４″内にあるか否かをＡＮ
Ｄ　ｐ　−）　５１９−　ｆで検出する。周期値４２４
が所定の値にないとＮＯＩ’ｌ’　−ト５２１（Ｄ出力
５２２は１１＃となシ、ＯＲゲート５０３に導かれる。

ＯＲダート５０１の他方の入力はＨ８Ｄ信号２８０であ
る。

シフトレジスタ５０３の入力５０２が＠１ｍとなると、
ＡＮＤゲート５０４の出力５０５が＠１＃となシ、この
出力５０５はデータセレクタ５０９を制御する。ＡＮＤ
ｅ−）ｓｏｏはこの時ｄｓクロックを４９９を出力する
。このＡＮＤダート５００の出力４９９およびシフトレ
ジスタ４８４ｆ）Ｑ５出力４９０は、０Ｒｒ−ト４９１
に導かれる。ＯＲダート４９７の出力４９８はラッチ５
１２，５１３，５１５のクロック入力となる。ゲート５
０４の出力５０５はまた、ラッチ５１３をリセットする
と共に、ＯＲダート４９５を通してう、チ５１６をリセ
ットする。

信号４７７と７リツグフロツ７６４９１のＱ出力４９２
はＡＮＤゲート４９４．ＯＲダート４９５を通してラッ
チ５１５をリセットする。第２４図に水平周期値プリセ
ット回路のタイムチャートを示す。

（ｂ）　　水平標準モード検出回路４６４第１９図に水
平標準モード検出回路４６４の詳細な回路図を示す。第
１９図において、水平標準モード検出ダート回路４２８
は、水平周期値メモリ回路４２１の出力４２４の値を検
出し、標準モードと判断すると出力５５０に”１＃を出
力する。

第２０図にＮＴＳＣ、ＰＡＬ各々に対する標準モー値が
″９０４＃〜”９１６’となる入力に対してＨＭＯＤ　
＝　”　ｌ　”　（標準モード入力を示す）とし、それ
以外をＨＭＯＤ　＝“θ″とする。５６０は水平周期値
メモリ回路４２１の出力を第１８図のラッチ５１２の出
方値で示したものである。すなわち、う、チ５１２の出
力で見ると”１０４８”〜＠１０６０”がＨＭｏＤ＝＠
１＃ノ範囲トナル。

５６２．５６３は同様にＰＡＬについて示した。

ＰＡＬの場合、ラッチ５１２の出力で見ると″１１９２
’〜＠１２０８”となる入力に対してＨＭＯＤ＝１１１
＃となる。

第１９図においてｆｆ−）５４０，５４１，５４２がＮ
ＴＳＣのＨＭＯＤを検出するためのものであシ、ダート
５４４，５４５，５４７はＰＡＬのＨＭＯＤを検出する
ためのものである。検出信号５５０はタイミング信号で
ある５Ｒ１２Ｑ６信号４９３とともにＡＮＤｒ−ト５５
１に入力され、カウンタ５５５をリセットすると共にＲ
Ｓフリッゾフロッグ５５８をセットする。また信号５５
００反転信号は、信号４９３とともにＡＮＤｆｆ−）５
５２に入力され、カウンタ５５５の入力信号となる。

ＲＳフリッグフロッ７′６５５８のリセットはカウンタ
５５５の各人、出力の論理積をとるＮｕ−）　５５６の
出力５５７によシ行なわれる。図示したように積分回路
４３０は、ＨＭＯＤ　＝″″０＃となる入力に対しては
水平同期入力連続８個の積分が成立する必要があシ、こ
の積分によシＨＭＯＤ　信号４００の安定度を向上して
いる。このため結果的にはｙ−ｃ分離の安定性が確保さ
れる。

（、）　　水平同期再生回路４６２ 第１７図において、水平同期再生回路４６２は基本的に
は、水平周期値り、５出力４２４に従りて、水平同期信
号を再生する水平同期カウンタ回路４４５を動作させ、
所定のｆＨＤｏｕｔ信号３４を得るものである◎ 第２１図に水平同期再生回路４６２の具体的回路構成を
示す。水平カウンタシリセット値演算回路４３５には第
１８図のラッチ５１２の出力４２４と、水平カウンタ制
御量エンコーダ回路４５９の出力４６０が導かれ、加算
器５７０−１で加算される。エンコーダ回路４９５の出
力４６０は水平カウンタのカウント数を制御して水平位
相を引き込むためのデータであ、！ｌ）、Ｈ８信号１３
９とｆＲＦＢ信号１８の位相が一致しているとオール＠
０”となる。パ１１ピットからなる加算器５７０−１出
力はラッチ５７０−２に導かれ、φ８信号に位相同期さ
せられる。う、チ５７０−２の出力は４３６は１１ピツ
トの比較器５７１からなる一致検出回路４３７に導かれ
る。比較器５７１の他の入力は、水平カウンタ５７２の
出力１１ピツトである。比較器５７１の一致出力４３８
はカウンタ５７２のプリセット端子ＰＴに与えられると
同時に、水平ドライｆパルス発生回路４３９内のシフト
レジスタ５７６に導かれる。シフトレジスタ５７６のＱ
、出力５７７はＲＳフリッｆ７０ッゾ５７８をセットす
る。シフトレジスタ５７６のＱ、出力４４１はカウンタ
５７２にプリセットがかかったという情報を示す信号で
、水平位相検出回路４６３に導かれる。

水平カウンタ５７２は／ｎ　ｏ　ｏｕｔ信号３４用のカ
ウンタで、φ８をクロック入力とする１１段のカウンタ
によ多構成されている。このカウンタ５７２のプリセッ
トデータはＮＴＳＣの場合、カウント値にして＠１４５
”となシ、ＰＡＬで”６５’であシ、これらはグリセ、
トデータ発生回路５７４よシ与えられる。このノリセッ
ト値は、第７図の水平周期検出カウンタ２１３のグリセ
、ト値よシ１カウント進んだ値を使用している。

そして５２３のカウント値はＡＮＤダート５７３を通し
てＴＩＣ信号４４１として取出される。

水平ドライブｉ４ルス発生回路４３９内のＲ８フリップ
フロップ５７８のリセット信号はダート５７９，５８０
．５１１１により得られる。フリップフロップ５７８の
出力にｆ□０信号４４θが得られる。ｆＲＤ信号４４０
はφ６クロツク単位で制御されたドライブパルスである
。

第２５図に比較器５７１の出力４４５．シフトレジスタ
５７６のＱ、出力４４１．ｆＨＤ信号４４０、及びＮＴ
ＳＣ、ＰＡＬにおけるカウンタ５７２のカウント値を示
した。

第２６図には一般的な／ＨＤ信号４４ｏ、ｆ□□信号１
８．ＴＨｃ信号４４７．およびＮＴＳＣ、ＰＡＬにおけ
るカウンタ５７２のカウント値の概要と位相関係を示し
た。同図よ一’　ＴＩＣ信号４４７の立ち上シタイミン
グである８３２カウントは、ｆＨ□信号１８の１周期の
ほぼ中間に位置していることが理解できる。

第１８図の水平周期補正メモリ回路４２２の５ビ、ト出
力（ＭＳＢ側３ビット５１４　、　ＬＳＢ側２ピ、ト５
１６）はデコーダ回路４４８に導かれる。

第２１図においてデコーダ回路４４８．５９０は５ビッ
ト人力３２出力のデコーダで構成される◎デコーダ５９
０は５ビツト入力がｏｏｏｏｏ”の時、第１のデコード
出力５８７が“１”となる。

また″ｏｏｏｏｉ”の時、第２のデコード出力５８８が
”１＃。“１１１１１”の時最終デコード出力５８９が
１＃となる。デコーダ５９０の出力５８１．５８８．・
・・５８９は選択ダート回路４４４におけるＡＮＤダー
ト５８３，５８４・・・５８５の一方の入力となる。

へ〇信号４４０は６２個のインバータ列からなるタッグ
付の水平ドライジノ４ルス遅延回路４４２に入力される
と同時に、ゲート５８３に導かれる。遅延回路４４２０
６２個のインバータ列の総遅延量はφ８の１周期が望ま
しく、今φ８としてＮＴＳＣの場合を仮定すると総遅延
量が７０ｎｓｅｃとなり、インバータ１段当シの遅延量
は約１ｎｓｅｅ程度になる。遅延回路４４２からは２つ
のインバータ毎に５８２．５８６のように出力線が出さ
れ、各出力が選択ｆ−）回路４４４におけるＡＮＤダー
ト５１Ｊ３．５８４．・・・５８５の一方の入力に与え
られる。ＡＮＤグー）　５８３゜５８４、・・・５８５
の計３２ビットの出力は０Ｒｆ−ト５８６に導かれ、Ｏ
Ｒダート５８６の出力にｆｎ　Ｄｏｕ　を信号３４が得
られる。

このように、水平周期補正メモリ回路４２２の出力に従
って八。信号４４０を遅延させた出力を選択し、／ＨＤ
　Ｏｕｔ信号３４を得ている。この結果、ｆＲＤｏｕｔ
信号３４はφ６クロツク単位よシさらに高精度な分解能
が得られることになる。

第２９図は、この効果をＴＶ画面上の具体的なパターン
に対応させて説明するための図である。第２９図（、）
は本来画面上に映されるべき縦線を示す。同図（ｂ）は
上記水平周期補正を行なわないでφ８単位に／ＨＤｏｕ
ｔ　（Ｆｔ号３４が出力される場合の縦線の表示例を示
したものである。

φ８’Ｋ＜Ｎ−ｆヨ（即ちφ８とへの関係が整数倍の関
係にない場合、例えばＰＡＬの標準信号がそうである）
の時、本来表示されるべき縦線（図中破線）２９−４は
実線で示したように表示され、２９〜１．；ｔｔ−２，
２９−３の点で示したようにφ８周期の幅のギヤを生じ
る。φ８周期はＰＡＬで約５６ｎｓｅｃであるため、こ
のギヤは肉眼で感知されてしまう。このギヤを画面上で
肉眼の検知限以下にしなければ高品位テレビジョン受像
機として紘十分でない。

本実施例では、このギヤを十分検知限以下にもって行く
ため、上述したように第１８図における水平周期補正メ
モリ回路４４２の出力５１４゜５１６によシ第２１図に
おける八。信号４４０の遅延量を制御することによシ、
水平同期再生の分解能をφ８単位以下にまで向上させて
いる。

仁の結果、第２９図（ｃ）に示すようにギヤ成分は同図
（ｂ）に示すものよシ理論的には１／３２に減少し、実
用上全く問題とはならなくなる。

（ｄ）　　水平位相検出回路４６３ 第１７図において、水平位相検出回路４６３は到来する
水平同期信号（実際の信号としてはＨ＆信号１３９）と
、／ＩＩＦＩＩ信号１８の位相関係を検出し、検出され
た位相情報に従って水平同期古生回路４６２を制御し、
結果的にＨ８信号１３９とｆＨＦＢ信号１８とを所定の
位相関係にするべく位相引込みを行なうための回路であ
る。

この場合、位相の引込みは連続的に、しかも引込み時間
は早く行なうよう構成されている。

第２２図に水平位相検出回路４６３の具体的回路構成を
示す。第２２図において”ＨＦＢ信号１８はｆＨＦＢ検
出回路４５０のシフトレジスタ６００に導かれ、ＮＡＮ
Ｄダート６０１でその立ち上りが検出される。／ＨＦＢ
信号１８の立ち上りが検出されると、その検出信号４５
ノにより”ＩＩＦＢタイミング発生カウンタ回路４６３
内のＲ８７リツグフロツグ６０３をセットする。フリッ
プフロップ６０３のθ出力６０４は８段構成のカウンタ
６４１のプリセット端子に入力される。カウンタ６４１
のプリセット値ｉ、Ｉ　ＮＴＳＣの場合″２０”カウン
ト、ＰＡＬの場合″０″カウントとなっており、以下の
比較パルスをＮＴＳＣ、ＰＡＬ共用としている。カウン
タ６４１の出力６０５は比較ノヤルス発生回路４５４に
導かれる。比較パルス発生回路４５４は到来するＨ８信
号１３９に対する九１．信号１８の各種タイミング信号
（比較パルス）を発生する。比較パルスはＴＰ　Ｊ　、
　ＴＰ　２・・・ＴＰ６の６種類あシ、図示したように
ダート６０６，６０７゜６０８．６０９，６１０，６１
１．およびＲ８７リツプフロツプ６１Ｆ１，６１９，６
２０，６２１，６２２よシ作られる。ゲート６１１の出
力６１２がＴＰＪでラシ、フリッゾ７０ッｆ６１９の出
力６２４がＴＰ２．フリップフロップ６１８の出力６２
３がＴＰ　３　、フリップフロップ６２０の出力６２６
がＴＰ４，７リツ７°７０ツゾ６２２の出力６２８がＴ
Ｐ５，７リツプフロツゾ６２１の出力６２７がＴＰ６で
ある。

第２７図に位相が引込まれた状態のへＦＢ信号１８、カ
ウンタプリセットタイミング６０４（ＣＴＲ９ＰＴ）、
Ｈ８信号１３９　、　ＴＰＩ、ＴＰ２ａＴＰ　３　、　
ＴＰ　４　、　ＴＰ　５．　ＴＰ　６の各タイムチャー
トをカウンタ６４ノのカウント値とともに示した。第２
７図中カウンタ（ＣＴＲ９）　ｅ　４７のカウンタ値”
１０４’〜１１０８”はｆ□、信号１８のパルス″′１
＃の期間のほぼ中間の値を取ったものであシ、この位置
にＨ８信号１３９が引込まれることになる。

比較パルスＴＰＩ、ＴＰ、９は図示したように引込み位
置の両側に位置するノヤルスで、水平位相が少しずれて
いることを検知するノやルスである。

ＴＰ　３　、　ＴＰ　４はｆＨＦＢ信号パルス”１′の
中におる図示したような比較パルスで、引込み位置から
約クロ。

りφ６で６０個程度ずれていることを検知するノ４ルス
である。ＴＰ　５　、　ＴＰ　６は例えばＴＶのチャン
ネル切換等によシへ□信号１８とＩｓ信号１３９の位相
が大きくはずれていることを検知する・母ルスであシ、
互いにＴＨｃ信号（第２２図４４７）のタイミングで切
換えられる。

第２２図において、比較ノ９ルスＴＰ１６１２゜ＴＰ２
６２４．ＴＰ２４２５．ＴＰ３６２３．ＴＰ４６２６゜
ＴＰ５　６２２．ＴＰ６　６２７は位相比較回路４５７
に導かれ、Ｈ８信号１３９との位相比較、検出が行なわ
れる。ＴＰ３６２３．ＴＰ４６２６．ＴＰ５６２２゜Ｔ
Ｐ６６２７は４ピ、トから成るラッチ６２９に導かれる
。ラッチ６２９のクロックにはＨ８信号１３９が導かれ
ている。

ラッチ６２９の出力には、例えばＴＰ３が“１＃の時Ｈ
８信号１３９が入力される（ＴＰ、？内にＨ８が存在す
る状態）とＰＩ−８信号５９４が１１１となる。このよ
うに比較ノぐルスＴＰ３゜ＴＰ４．ＴＰ５．ＴＰ６内に
ＩＩ　Ｓ信号１３９が到来すると比較ノ９ルス入力に従
ったラッチ６２９の出力が１１＃となる。各比較ノ？ル
スに対応するラッチ６２９の出力をＰＩ−８信号５９４
゜ＰＩ＋８信号５９３　、Ｐ　Ｉ＋３２信号５９１゜Ｐ
Ｉ−３２信号５９２とする。これらの信号のサフィック
ス−８，−１−８、＋３２、−３２は対応するラッチ出
力が１１＃の時の、第２１図の水平同期カウンタ５７２
のカウント値の制御値を示している。例えばＰＩ−１−
３２信号５９１は水平同期カウンタ５７２のプリセット
タイミングを３２カウント分遅らすことによυ位相引込
みを行なうための信号となる。第２２図において、う、
チロ２９のリセット端子には第２１図のクリップ７０ツ
ゾ５７６からのｓＲｌ　！ＳＱ１信号４４ノが入力され
ておシ、水平同期カウンタ５７２にプリセットがかかる
毎にラッチ６２９はクリアされる。所望の位相に近い比
較パルスＴＰＩ　６１２　　、ＴＰ２６２４は引込みの
安定度を確保するため、ＴＰＪ、ＴＰＪ、ＴＰＪ、ＴＰ
６の場合とは別に取扱われる。ＴＰＩパルス６１２はＨ
８信号１３９とともにＡＮＤダート６３ｏに入力され、
ダート６３０の出力は２段構成のカウンタ６３２に導か
れる。カウンタ６３２のリセット端子Ｒ＊にはＴＰＪ・
Ｈ８の論理出力が導がれている。ダート６３３を通して
フリップフロッグ６３４をセットし、”Ｒ１３Ｑ１信号
６４０でリセｙ卜すると、ＰＩ−２信号５９６が得られ
る。即ち、Ｈ８信号１３９がＴＰＩ信号６１２の中に連
続して４回存在すると、制御信号Ｐ　Ｉ−２が得られる
。ＴＰ２信号６２４についても全く同様に、７リツプフ
ロツプ６３９の出力からＰＩ＋２信号５９５が得られる
。

第２１図において位相比較回路４５７の出ヵＰＩ−２信
号５９６．ＰＩ＋２信号５９５゜ＰＩ−８信号５９４．
ＰＩ＋８信号５９３゜Ｐ　ｌ−３２信号５９．？、ＰＩ
＋３２＠号５９１は水平カウンタ制御量エンコーダ回路
４５９に導かれる。このエンコーダ回路４５９は図示の
如く例えばＰＩ＋３２信号５９１が１１＃の時、＋３２
の値を示す“０１０００００”を出力し、ＰＩ−３２信
号５９２が”１＃の時、出力４６０に−３２の値を示す
”１１０００００”を出力する。そしてエンコーダ４５
９の出力４６０は、水平カウンタプリセット値演算回路
４３５内の加算器５７０にみちびかれる。

（垂直カウントダウン回路） 第１図における垂直カウントダウン回路３６は第２８図
に示したように、垂直再生回路３６−１とＵＳ信号１３
９が検出されているが否かを判定する同期確立判定回路
３６−２とよシ構成される。垂直再生回路３６−１につ
いては、公知文献：特開昭５５−１５９６７３号公報「
垂直同期回路」において基本的な回路例が詳細に述べら
れているので１照されたい。本発明の実施例における垂
直再生回路３６−１は上記公知文献の一部を変更すれば
よい。仁の変更部分につき述べると、第２８図における
カウンタ６５１゜１３．６５３は上記公知文献の第４図
中の１０゜１２に和尚する各々２段構成のカウンタであ
る。

本実施例においてはＱ８６信号６５０をカウンタ６５１
の入力クロ、りとし、カウンタ６５ノのＱ２出力６５２
をカウンタ６５３の入力とし、カウンタ６５３から２・
への信号を得る。また、カウンタ６５１のリセット入力
は５Ｒ１３Ｑ１信号４４１となシ、カウンタ６５３のリ
セット入力は”Ｒ１３Ｑ１信号十Ｒ＠ｓｅｔ　１　（上
記公知文献の第４図お照）となる。また、上記公知文献
におけるＣＳの代シにＣＳＶ信号１２６を使用すればよ
い。

第２８図のｆｖＤｏＬＩｔ信号３７が垂直ドライブ信号
である。ｆｖＤｏｕｔ信号３７は、カウンタ６６０に導
かれる。カウンタ６６０のリセット入力はＨ８信号１３
９となっている。ＲＳＳフリラグフロッグ６６は同期確
立の判定状態を記憶するもので、■信号６６２でセット
され、ＮＡＮＤゲート６６ノの出力でリセットされる。

即ち、ｆｖＤｏｕｔ信号１周期のうちにＨ８信号１３９
が１個以上出力されると、同期が確立していると判定さ
れ、フリップフロラ７”６６３のＱ出力が＠１”となる
。とのＱ出力はシフトレジスタ６６６でφ８８信に同期
され、シフトレジスタ６６５の出力からＨ８Ｄ信号２８
０が得られる。

即ち、同期が確立しているとＨ８Ｄ　＝″′１”となる
。実際には、クリップ７０ツゾ６６３のＱ出力は図示し
たようにＲ８１８Ｑ十ｆｖＤｏｕｔ−Ｑ　１４１のよう
にＯＲを取られ、信号６６４としてシフトレジスタ６６
５に導かれる。信号６６４はＨ８Ｄの２垂直期間に１回
の割合で前記クランプ回路１９を初期状態とするための
信号となる。

【図面の簡単な説明】

図は本発明の一実施例を説明するためのもので、第１図
はデジタルＴＶ受像機の要部のグロ、り図、第２図は同
実施例中に示す回路の表記方法を説明するだめの図、第
３図および第４図は同実施例の動作を説明するためのＡ
ＤＣのダイナミックレンジおよびビデオ信号波形図、第
５図はＰＬＬ回路の原理を説明するためのバースト波形
図、第６図は同期検出・タイミング発生回路のプロタフ
図、第７図は同期分離回路および水平同期幅検出回路の
具体的回路図、第８図〜第１０図は第７図の動作を示す
タイムチャート、第１１図はバーストフラッグ・ＰＬＬ
・フランジ用タイミング発生回路の具体的回路図、第１
２図は第１１図の動作を示すタイムチャート、第１３図
はデジタルクランプ回路の具体的回路図１第１４図はＰ
ＬＬ制御回路のブロック図、第１５図はＰＬＬ制御回路
の具体的回路図、第１６図は第１５図の動作を示すタイ
ムチャート、第１７図は水平カウントダウン回路のブロ
ック図、第１８図は水平周期メモリ回路の具体的回路図
、第１９図は水平標準モード検出回路の具体的回路図、
第２０図は第１９図の動作を説明するだめの図、第２１
図は水平同期再生回路の具体的回路図、第２２図は水平
位相検出回路の具体的回路図、第２３図および第２４図
は第１８図の動作を示すタイムチャート、第２５図およ
び第２６図は第２１図の動作を示すタイムチャート、第
２７図は第２２図の動作を示すタイムチャート、第２８
図は垂直カウントダウン回路の回路図、第２９図は第２
１図の動作を説明するだめの図である。 １１（ＤｖＳ）・・・デジタルビデオ信号、２７・・・
同期検出・タイミング発生回路、１２３・・・水平同期
用分離回路、１２７・・・デジタルＬＰＦ、１２Ｂ（Ｃ
８Ｈ）・・・複合同期信号、１２９・・・水平同期パル
ス幅検出用カウンタ回路、１３１・・・幅検出回路、Ｊ
　ｓ　ｚ　（Ｈ８’）・・・第１の水平同期検出信号、
１３８・・・水平同期周期性・連続性検出回路、１３９
（Ｈ８）・・・第２の水平同期検出信号。 出願人代理人　弁理士　鈴　江　武　彦ｆ４２図 （ａ）（ｂ） （ｃ）　　　　　　　　　　　（ｄ） （Ｃｌ）　　　　　　　　　　　（ｈ）第３図 第４図

Claims (4)

【特許請求の範囲】
1. （１）入力ビデオ信号から複合同期信号を分離する手段
   と、この複合同期信号の各パルスの前縁でカウントを開
   始する水平同期ノクルス幅検出用カウンタ回路と、この
   カウンタ回路のカウント値が所定値に達する毎に第１の
   水平同期検出信号を発生する幅検出回路と、ｌＩ前記カ
   ウンタ回路のカウント値が所定値に達した後所定期間は
   前記カウンタ回路の新たなカウント動作を禁止する幅検
   出カウンタ制御ダート回路と、前記第１の水平同期検出
   イｇ号のうち所定の周期で連続して発生される信号のみ
   を選択して第２の水平同期検出信号として出力する水平
   同期周期性・連続性検出回路とを備えたことを特徴とす
   る水平同期検出回路。
2. （２）人力ビデオ（ｉ号はデジタル化された信号であり
   、複合同期信号を分離する手段は１、入力ビデオ信号を
   所定の水平同期分離レベルと比較して複合同期信号成分
   を出力するデジタル比較回路と、この比較回路の出力の
   高域成分を除去して複合同期信号を得るデジタルローパ
   スフィルタとを含むものであることを特徴とする特許請
   求の範囲第１項記載の水平同期検出回路。
3. （３）水平同期・ぐシス幅検出用カウンタ回路と幅検出
   回路と幅検出カウンタ制御ダート回路および水平同期周
   期性・連続性検出回路はデジタル回路によって構成され
   るものであることを特徴とする特許請求の範囲第１項記
   載の水平同期′検出回路。
4. （４）水平同期周期性・連続性検出回路はＮＴＳＣ／Ｐ
   ＡＬ切俟信号により切出信号が変更されるものであるこ
   とを特徴とする特許請求の範囲第１項または第３項記載
   の水平同期検出回路。