JPH034925B2 - - Google Patents
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- Publication number
- JPH034925B2 JPH034925B2 JP57083024A JP8302482A JPH034925B2 JP H034925 B2 JPH034925 B2 JP H034925B2 JP 57083024 A JP57083024 A JP 57083024A JP 8302482 A JP8302482 A JP 8302482A JP H034925 B2 JPH034925 B2 JP H034925B2
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- JP
- Japan
- Prior art keywords
- circuit
- delay time
- point
- correction
- time difference
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
発明の対象
本発明は、試験機や、計算機などで、クロツク
発生器から、クロツクを使用する所までの遅延時
間を同一にする為の遅延時間補正方式に関する。
発生器から、クロツクを使用する所までの遅延時
間を同一にする為の遅延時間補正方式に関する。
従来技術
試験機の駆動回路における従来のクロツク間タ
イミングスキユー自動補正回路を第１図により説
明する。
イミングスキユー自動補正回路を第１図により説
明する。
本回路は、基準駆動回路１、ａ点からｆ点まで
の遅延時間tafと、ｇ点からｆ点までの遅延時間
tgfを、同一にする為の遅延回路２と、被測定駆
動回路３の出力を比較器４に接続する為のSW(1)
５、SW(2)６及び、比較器４の出力により制御さ
れる遅延回路７より構成される。
の遅延時間tafと、ｇ点からｆ点までの遅延時間
tgfを、同一にする為の遅延回路２と、被測定駆
動回路３の出力を比較器４に接続する為のSW(1)
５、SW(2)６及び、比較器４の出力により制御さ
れる遅延回路７より構成される。
タイミングスキユー補正は、第１にSW(2)６を
ｅ点に接続し、基準駆動回路１の出力を、比較器
４で検出できる条件で、SW(1)５をｃ点に、SW
(2)６をｄ点に接続し、駆動回路３の出力が、比較
器４で検出できる様に、遅延回路７を調整する。
ｅ点に接続し、基準駆動回路１の出力を、比較器
４で検出できる条件で、SW(1)５をｃ点に、SW
(2)６をｄ点に接続し、駆動回路３の出力が、比較
器４で検出できる様に、遅延回路７を調整する。
この時、遅延回路７の遅延時間を最小遅延時間
から、順次遅延時間を大きくして行き、比較器４
が駆動回路３の出力を検出した時点で、遅延時間
を大きくするのを停止する。
から、順次遅延時間を大きくして行き、比較器４
が駆動回路３の出力を検出した時点で、遅延時間
を大きくするのを停止する。
または、遅延回路７の遅延時間を最大遅延時間
から、順次遅延時間を小さくして行き、比較器４
が、駆動回路３の出力を検出した時点で、遅延時
間を小さくするのを停止する。
から、順次遅延時間を小さくして行き、比較器４
が、駆動回路３の出力を検出した時点で、遅延時
間を小さくするのを停止する。
第２に、他の駆動回路についても、選択回路８
により選択して、選択した駆動回路に接続される
遅延回路の調整を同様に行う。
により選択して、選択した駆動回路に接続される
遅延回路の調整を同様に行う。
この動作を、すべての補正対象について行うこ
とにより、基準駆動回路の遅延時間に、すべての
補正対象、駆動回路の遅延時間を合わすことが可
能となる。
とにより、基準駆動回路の遅延時間に、すべての
補正対象、駆動回路の遅延時間を合わすことが可
能となる。
しかし、この方式では、ｇ点からｆ点までの遅
延時間と、補正対象である駆動回路３の出力ａ点
から、比較器４の入力ｆ点までの遅延時間及び、
他のすべての補正対象の同じ所の、遅延時間差
は、補正後のタイミングスキユーの許容差と比較
して、充分小さい必要がある。
延時間と、補正対象である駆動回路３の出力ａ点
から、比較器４の入力ｆ点までの遅延時間及び、
他のすべての補正対象の同じ所の、遅延時間差
は、補正後のタイミングスキユーの許容差と比較
して、充分小さい必要がある。
このため、補正対象が多くなると、試験機の製
造が困難になる。
造が困難になる。
また、遅延回路への遅延時間設定回数が多い
為、補正時間が長くなる。
為、補正時間が長くなる。
発明の目的
本発明の目的とするところは、従来技術での問
題点を除去するものであり、補正に使用する回路
などの、遅延時間差及び、補正対象のタイミング
スキユーを測定し、補正することを可能にするこ
とにより、試験機や計算機の製造を容易にする遅
延時間補正方式を提供することにある。
題点を除去するものであり、補正に使用する回路
などの、遅延時間差及び、補正対象のタイミング
スキユーを測定し、補正することを可能にするこ
とにより、試験機や計算機の製造を容易にする遅
延時間補正方式を提供することにある。
発明の総括的説明
本発明の特徴とするところは、被補正クロツク
及び、補正を行う為の測定系遅延時間を測定し、
測定した時間から、クロツクスキユーを求め、遅
延回路に、遅延時間を設定することである。
及び、補正を行う為の測定系遅延時間を測定し、
測定した時間から、クロツクスキユーを求め、遅
延回路に、遅延時間を設定することである。
発明の実施例
本発明の一実施例である試験機の遅延時間補正
回路を第２図により説明する。
回路を第２図により説明する。
本回路は、ｅ点とｄ点の時間差を測定する時間
差測定回路１、測定結果から、補正値を求め、遅
延回路３の制御を行う制御部２と、駆動回路４の
出力を時間差測定回路１に接続するための、SW
(1)５、選択回路６及びｂ点ｄ点間の遅延時間測定
に使用するSW(2)７より構成される。
差測定回路１、測定結果から、補正値を求め、遅
延回路３の制御を行う制御部２と、駆動回路４の
出力を時間差測定回路１に接続するための、SW
(1)５、選択回路６及びｂ点ｄ点間の遅延時間測定
に使用するSW(2)７より構成される。
タイミングスキユーの補正は、第１にSW(1)５
をｃ点に接続し、ｂ点は開放端とし、SW(2)７を
閉じ時間差測定回路１の入力であるｄ点とｅ点を
短絡し、第３図に示す波形がde点の入力となる
様にする。
をｃ点に接続し、ｂ点は開放端とし、SW(2)７を
閉じ時間差測定回路１の入力であるｄ点とｅ点を
短絡し、第３図に示す波形がde点の入力となる
様にする。
第２に時間差測定回路１の比較電圧をｅ点は、
VR1、ｄ点はVR2に設定することにより、de点か
らｂ点までの測定系の往復の遅延時間tRが測定で
きる。
VR1、ｄ点はVR2に設定することにより、de点か
らｂ点までの測定系の往復の遅延時間tRが測定で
きる。
この測定遅延時間tRは、選択回路６を切換えて
すべての補正対象の系について測定する。
すべての補正対象の系について測定する。
第３に、SW(1)５をｂ点に接続し、SW(2)７を
開き、ｅ点に対するｄ点の時間差tedを測定する。
開き、ｅ点に対するｄ点の時間差tedを測定する。
ted＝tR／２＋tx
〔ted：測定値（ｅ点ｄ点間時間差）
tR／２：測定系遅延時間（ｂ点ｄ点間遅延時間）
tx：補正対象遅延時間（ｇ点ｆ点間遅延時間）〕
の関係があるため
tx＝ted−tR／２により補正対象部の遅延時間txを
求める。
このtxをすべての補正対象について求める。
第４に、第３で求めたすべてのtxが同一になる
様に、各遅延回路３に設定する値を求め設定す
る。
様に、各遅延回路３に設定する値を求め設定す
る。
実施例では、補正対象の遅延時間を測定する測
定系の遅延時間を測定し、計算により補正を行う
ため、補正対象が多くても、等長配線などを行う
必要がなく、製造が困難とはならず、また、補正
対象の遅延時間も測定し、計算により補正を行う
ので、遅延回路への設定も一度で良い。
定系の遅延時間を測定し、計算により補正を行う
ため、補正対象が多くても、等長配線などを行う
必要がなく、製造が困難とはならず、また、補正
対象の遅延時間も測定し、計算により補正を行う
ので、遅延回路への設定も一度で良い。
発明の効果
本発明によれば、遅延時間を測定するための、
計算により、補正値を求めることが可能となり、
製造上の問題を少くできる。
計算により、補正値を求めることが可能となり、
製造上の問題を少くできる。
又、補正が一度の測定と、遅延回路への設定で
良いため、補正時間の短縮も可能である。
良いため、補正時間の短縮も可能である。
第１図は、従来技術による試験機駆動回路のタ
イミングスキユー自動補正回路図、第２図は本発
明の一実施例の試験機駆動回路のタイミングスキ
ユー自動補正回路図、第３図は同じく測定系の測
定時の波形図である。 １……時間差測定器、２……制御部、３……遅
延回路。
イミングスキユー自動補正回路図、第２図は本発
明の一実施例の試験機駆動回路のタイミングスキ
ユー自動補正回路図、第３図は同じく測定系の測
定時の波形図である。 １……時間差測定器、２……制御部、３……遅
延回路。
Claims (1)
- １ 複数のクロツクを多数の点へ供給することが
必要な装置において、各クロツク供給分配経路中
に配置された複数のプログマブル遅延回路と、各
クロツク供給点からの時間差測定器迄を結ぶ複数
の切替回路を有し、前記測定器にて標準クロツク
と夫々の切替回路を経由した調整すべきクロツク
との時間差を夫々測定し、前記各クロツク供給点
と各切替回路とを切離して切替回路の一端を開放
端とし、開放端からの反射波形を検出することに
より夫々切替回路の電気長を測定し、前記測定し
た電気長に基づき前記夫々測定した時間差を補正
し、この補正後の時間差が等しくなる様に前記プ
ロクラマブル遅延回路を制御し、装置内の全ての
クロツクの位相差をなくすことを特徴とする遅延
時間補正方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57083024A JPS58201121A (ja) | 1982-05-19 | 1982-05-19 | 遅延時間補正方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57083024A JPS58201121A (ja) | 1982-05-19 | 1982-05-19 | 遅延時間補正方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58201121A JPS58201121A (ja) | 1983-11-22 |
| JPH034925B2 true JPH034925B2 (ja) | 1991-01-24 |
Family
ID=13790664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57083024A Granted JPS58201121A (ja) | 1982-05-19 | 1982-05-19 | 遅延時間補正方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58201121A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2689125B2 (ja) * | 1988-02-25 | 1997-12-10 | 富士通株式会社 | Ｌｓｉ試験装置 |
| JP2003098222A (ja) | 2001-09-25 | 2003-04-03 | Mitsubishi Electric Corp | 検査用基板、検査装置及び半導体装置の検査方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4063308A (en) * | 1975-06-27 | 1977-12-13 | International Business Machines Corporation | Automatic clock tuning and measuring system for LSI computers |
| JPS55960A (en) * | 1978-06-20 | 1980-01-07 | Fujitsu Ltd | Clock distributor |
-
1982
- 1982-05-19 JP JP57083024A patent/JPS58201121A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58201121A (ja) | 1983-11-22 |
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