JPH034994B2 - - Google Patents
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- JPH034994B2 JPH034994B2 JP57102450A JP10245082A JPH034994B2 JP H034994 B2 JPH034994 B2 JP H034994B2 JP 57102450 A JP57102450 A JP 57102450A JP 10245082 A JP10245082 A JP 10245082A JP H034994 B2 JPH034994 B2 JP H034994B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はMOS（メタル・オキサイド・セミコン
ダクタ）トランジスタ等を用いた半導体記憶装
置、特にランダム・アクセス・メモリ（RAM）
に関し、さらに詳しくはRAMにおけるデジツト
線の容量特性の改善に関するものである。
ダクタ）トランジスタ等を用いた半導体記憶装
置、特にランダム・アクセス・メモリ（RAM）
に関し、さらに詳しくはRAMにおけるデジツト
線の容量特性の改善に関するものである。
近年、半導体記憶装置は、種々の関連技術の進
歩に伴つて集積密度を増してきているが、集積密
度の増加は、同時に種々の問題を惹起する。例え
ば、高速動作・低消費電力は半導体記憶装置に要
求される重要な特性であるが、集積密度の増加
は、これら二つの特性の改善をはばむ要因とな
る。
歩に伴つて集積密度を増してきているが、集積密
度の増加は、同時に種々の問題を惹起する。例え
ば、高速動作・低消費電力は半導体記憶装置に要
求される重要な特性であるが、集積密度の増加
は、これら二つの特性の改善をはばむ要因とな
る。
次に、これを従来装置により説明する。従来装
置の例としては、CMOC（相補形MOS）構成の記
憶装置を用いるものとする。
置の例としては、CMOC（相補形MOS）構成の記
憶装置を用いるものとする。
第１図は従来の記憶装置の部分回路図である。
第１図において、VCCは電源、GNDはグラン
ド、WL11〜WL1oはワード線、DG11，11はデ
ジツト線、DB1，1はリード・データ・バス
線、P11はプリチヤージ回路、C11〜C1oはメモ
リ・セル、N11〜N13は節点、QP11，QP12はＰチ
ヤンネル・トランジスタ、QN11〜QN17はＮチヤ
ンネル・トランジスタである。メモリ・セルC12
〜C1oはメモリ・セルC11と同じ構成となつてい
る。センス・アンプSA11は３個のＮチヤンネ
ル・トランジスタQN15〜QN17で構成され、列デ
コーダの出力信号Y11で制御される。
ド、WL11〜WL1oはワード線、DG11，11はデ
ジツト線、DB1，1はリード・データ・バス
線、P11はプリチヤージ回路、C11〜C1oはメモ
リ・セル、N11〜N13は節点、QP11，QP12はＰチ
ヤンネル・トランジスタ、QN11〜QN17はＮチヤ
ンネル・トランジスタである。メモリ・セルC12
〜C1oはメモリ・セルC11と同じ構成となつてい
る。センス・アンプSA11は３個のＮチヤンネ
ル・トランジスタQN15〜QN17で構成され、列デ
コーダの出力信号Y11で制御される。
次にこの装置の動作を説明する。
第２図は本装置の動作タイミングを示す図であ
り、充電期間の後にメモリ・セルC11が選択され、
メモリ・セルC11の情報がリード・データ・バス
線DB1，1に伝達されて出力に読み出されるま
での動作について示している。
り、充電期間の後にメモリ・セルC11が選択され、
メモリ・セルC11の情報がリード・データ・バス
線DB1，1に伝達されて出力に読み出されるま
での動作について示している。
今、第１図において、メモリ・セルC11の節点
N11には“０”レベルが、また節点N12には“１”
レベルが保持されているものとする。このため、
Ｐチヤンネル・トランジスタQP11とＮチヤンネ
ル・トランジスタQN14はオン状態にあり、Ｐチ
ヤンネル・トランジスタQP12とＮチヤンネル・
トランジスタQN13はオフ状態にある。
N11には“０”レベルが、また節点N12には“１”
レベルが保持されているものとする。このため、
Ｐチヤンネル・トランジスタQP11とＮチヤンネ
ル・トランジスタQN14はオン状態にあり、Ｐチ
ヤンネル・トランジスタQP12とＮチヤンネル・
トランジスタQN13はオフ状態にある。
まず、時刻T21でプリチヤージ回路P11がデジ
ツト線の充電を開始し、デジツト線の電位が電源
電位VCCと同電位となる時刻T22でデジツト線の
充電を終了する。デジツト線の充電電流をIdg2と
すると、この充電電流Idg2はピーク値Ip2を生じ
る。ここで、充電電流Idg2の時間的な平均値（以
下、平均充電電流という）はデジツト線の持つ容
量値に依存し、ピーク値Ip2は充電時間（時刻T21
からT22までの時間）およびデジツト線の持つ容
量値に依存する。そして平均充電電流Idg2、ピー
ク値Ip2は共にデジツト線の持つ容量値が大きい
ほど大きい値となり、したがつて、同一デジツト
線に配置されるメモリ・セルの数が多くなるほ
ど、充電電流Idg2およびピーク値Ip2は大きくな
る。
ツト線の充電を開始し、デジツト線の電位が電源
電位VCCと同電位となる時刻T22でデジツト線の
充電を終了する。デジツト線の充電電流をIdg2と
すると、この充電電流Idg2はピーク値Ip2を生じ
る。ここで、充電電流Idg2の時間的な平均値（以
下、平均充電電流という）はデジツト線の持つ容
量値に依存し、ピーク値Ip2は充電時間（時刻T21
からT22までの時間）およびデジツト線の持つ容
量値に依存する。そして平均充電電流Idg2、ピー
ク値Ip2は共にデジツト線の持つ容量値が大きい
ほど大きい値となり、したがつて、同一デジツト
線に配置されるメモリ・セルの数が多くなるほ
ど、充電電流Idg2およびピーク値Ip2は大きくな
る。
時刻T22の後では、選択されたワード線WL11
の電位が上昇を開始し、ワード線WL11の電位が
Ｎチヤンネル・トランジスタQN11，QN12のスレ
ツシヨルド電圧Vtoと等しくなる時刻T23で、Ｎ
チヤンネル・トランジスタQN12がオンとなり、
デジツト線11の電位は降下を開始する。一方、
Ｎチヤンネル・トランジスタQN11は、節点N12
が“１”レベルにあるためオフとなつており、デ
ジツト線DG11の電位は電源電位VCCのまま変化し
ない。
の電位が上昇を開始し、ワード線WL11の電位が
Ｎチヤンネル・トランジスタQN11，QN12のスレ
ツシヨルド電圧Vtoと等しくなる時刻T23で、Ｎ
チヤンネル・トランジスタQN12がオンとなり、
デジツト線11の電位は降下を開始する。一方、
Ｎチヤンネル・トランジスタQN11は、節点N12
が“１”レベルにあるためオフとなつており、デ
ジツト線DG11の電位は電源電位VCCのまま変化し
ない。
ここで、デジツト線11の電位の降下速度す
なわち情報の伝達速度は、デジツト線の持つ容量
値に依存し、デジツト線の持つ容量値が小さいほ
どデジツト線の電位の降下速度が速くなり、した
がつて情報の伝達速度が速くなる。
なわち情報の伝達速度は、デジツト線の持つ容量
値に依存し、デジツト線の持つ容量値が小さいほ
どデジツト線の電位の降下速度が速くなり、した
がつて情報の伝達速度が速くなる。
このように、時刻T23以後では、デジツト線
DG11の電位が時間とともに降下し、デジツト線
DG11と11の電位差が大きくなつていく。そし
て、時刻T24で、前記デジツト線DG11と11の
電位差がセンス・アンプSA11を正常に動作させ
ることができる大きさとなる。この時に、セン
ス・アンプSA11の制御信号である列デコーダの
出力信号Y11の電位が“０”レベルから“１”レ
ベルになり、Ｎチヤンネル・トランジスタQN17
がオンとなり、センス・アンプSA11が動作を開
始する。センス・アンプSA11によりデジツト線
の情報は増幅されてリード・データ・バス線
DB1，1の電位差となつて伝わる。この情報を
出力回路を通してデータ出力端子に出力し、メモ
リ・セルC11の情報の読出しが完了する。
DG11の電位が時間とともに降下し、デジツト線
DG11と11の電位差が大きくなつていく。そし
て、時刻T24で、前記デジツト線DG11と11の
電位差がセンス・アンプSA11を正常に動作させ
ることができる大きさとなる。この時に、セン
ス・アンプSA11の制御信号である列デコーダの
出力信号Y11の電位が“０”レベルから“１”レ
ベルになり、Ｎチヤンネル・トランジスタQN17
がオンとなり、センス・アンプSA11が動作を開
始する。センス・アンプSA11によりデジツト線
の情報は増幅されてリード・データ・バス線
DB1，1の電位差となつて伝わる。この情報を
出力回路を通してデータ出力端子に出力し、メモ
リ・セルC11の情報の読出しが完了する。
以上はメモリ・セルC11の節点に“０”レベル
が、そして節点N12に“１”レベルが保持されて
いる場合について説明したが、メモリ・セルC11
の節点N11に“１”レベルが、そして節点N12に
“０”レベルが保持されている場合の動作につい
ても同様である。
が、そして節点N12に“１”レベルが保持されて
いる場合について説明したが、メモリ・セルC11
の節点N11に“１”レベルが、そして節点N12に
“０”レベルが保持されている場合の動作につい
ても同様である。
以上に説明した従来の記憶装置では、デジツト
線の持つ容量値が増大することにより、次に述べ
る三つの欠点が生ずる。
線の持つ容量値が増大することにより、次に述べ
る三つの欠点が生ずる。
一つは、デジツト線の充電電流が大きくなり、
回路の低電力化に対して不利となることである。
また、一つは、デジツト線の充電時間が一定であ
れば、デジツト線の充電電流のピーク値が大きく
なり、それによつて種々の有害なノイズが発生
し、好ましくないことである。さらに、一つは、
デジツト線の電位の降下速度の低下により、次段
のセンス・アンプの動作開始が遅れ、回路の高速
化に対して不利となることである 近年、半導体記憶装置は大容量化が進み、ワー
ド線の本数が増大し、これに伴つてデジツト線の
持つ容量値が増大する傾向にある。故に、従来装
置の場合には、前述の三つの欠点が半導体記憶装
置の大容量化を進める上で一つの障害となつてい
る。
回路の低電力化に対して不利となることである。
また、一つは、デジツト線の充電時間が一定であ
れば、デジツト線の充電電流のピーク値が大きく
なり、それによつて種々の有害なノイズが発生
し、好ましくないことである。さらに、一つは、
デジツト線の電位の降下速度の低下により、次段
のセンス・アンプの動作開始が遅れ、回路の高速
化に対して不利となることである 近年、半導体記憶装置は大容量化が進み、ワー
ド線の本数が増大し、これに伴つてデジツト線の
持つ容量値が増大する傾向にある。故に、従来装
置の場合には、前述の三つの欠点が半導体記憶装
置の大容量化を進める上で一つの障害となつてい
る。
本発明の目的は、デジツト線の持つ容量値を軽
減することによつて、デジツト線の平均充電電流
とデジツト線の充電電流のピーク値とを軽減し、
かつデジツト線の電位の降下速度の遅れを改善し
た高速動作が可能な半導体記憶装置を提供するこ
とにある。
減することによつて、デジツト線の平均充電電流
とデジツト線の充電電流のピーク値とを軽減し、
かつデジツト線の電位の降下速度の遅れを改善し
た高速動作が可能な半導体記憶装置を提供するこ
とにある。
本発明は、行方向と列方向とに多数のメモリ・
セルが配列され、この各メモリ・セルには行方向
に設けられたワード線と、列方向に設けられたデ
ジツト線とがそれぞれ接続され、上記列方向に配
列されたメモリ・セルのデジツト線に、上記メモ
リ・セルの記憶情報を読み出すセンス・アンプお
よびこのデジツト線の充電を行うプリチヤージ回
路がそれぞれ一つずつ接続された半導体記憶装置
において、 上記列方向に配列されたメモリ・セルは複数の
群に分割され、上記ワード線は対応するそれぞれ
の群のメモリ・セルに接続されており、上記分割
された各群メモリ・セルのデジツト線と上記セン
ス・アンプおよび上記プリチヤージ回路とを接続
する各群毎のスイツチ回路を備え、上記各群のう
ちの一つの群に属するメモリ・セルの記憶情報を
読み出すときには、その群に対応する上記スイツ
チ回路が閉じられ、その他の群に対応する上記ス
イツチ回路が開かれるように構成されたことを特
徴とする。
セルが配列され、この各メモリ・セルには行方向
に設けられたワード線と、列方向に設けられたデ
ジツト線とがそれぞれ接続され、上記列方向に配
列されたメモリ・セルのデジツト線に、上記メモ
リ・セルの記憶情報を読み出すセンス・アンプお
よびこのデジツト線の充電を行うプリチヤージ回
路がそれぞれ一つずつ接続された半導体記憶装置
において、 上記列方向に配列されたメモリ・セルは複数の
群に分割され、上記ワード線は対応するそれぞれ
の群のメモリ・セルに接続されており、上記分割
された各群メモリ・セルのデジツト線と上記セン
ス・アンプおよび上記プリチヤージ回路とを接続
する各群毎のスイツチ回路を備え、上記各群のう
ちの一つの群に属するメモリ・セルの記憶情報を
読み出すときには、その群に対応する上記スイツ
チ回路が閉じられ、その他の群に対応する上記ス
イツチ回路が開かれるように構成されたことを特
徴とする。
すなわち本発明は、行と列に配置されるメモ
リ・セルの配列を持つものであつて、同一デジツ
ト線の第１、第２、第３の節点において、第１の
トランジスタのソースを上記第１の節点に、ゲー
トをアドレス信号で制御される信号に、ドレイン
を上記第２の節点に各々接続し、上記第２の節点
をセンス・アンプの入力に接続し、第２のトラン
ジスタのソースを上記第２の節点に、ゲートを上
記アドレス信号の逆相のアドレス信号で制御され
る信号に、ドレインを上記第３の節点に各々接続
して構成され、上記第１のトランジスタのソース
に続くデジツト線に接続されるメモリ・セルが選
択されるとき、上記第１のトランジスタが導通
し、上記第２のトランジスタが非導通し、上記第
２のトランジスタのドレインに続くデジツト線に
接続されるメモリ・セルが選択されるとき、上記
第１のトランジスタが非導通し、上記第２のトラ
ンジスタが導通することを特徴とする。
リ・セルの配列を持つものであつて、同一デジツ
ト線の第１、第２、第３の節点において、第１の
トランジスタのソースを上記第１の節点に、ゲー
トをアドレス信号で制御される信号に、ドレイン
を上記第２の節点に各々接続し、上記第２の節点
をセンス・アンプの入力に接続し、第２のトラン
ジスタのソースを上記第２の節点に、ゲートを上
記アドレス信号の逆相のアドレス信号で制御され
る信号に、ドレインを上記第３の節点に各々接続
して構成され、上記第１のトランジスタのソース
に続くデジツト線に接続されるメモリ・セルが選
択されるとき、上記第１のトランジスタが導通
し、上記第２のトランジスタが非導通し、上記第
２のトランジスタのドレインに続くデジツト線に
接続されるメモリ・セルが選択されるとき、上記
第１のトランジスタが非導通し、上記第２のトラ
ンジスタが導通することを特徴とする。
次に本発明を図面に基づいて説明する。
第３図は本発明実施例装置の列方向メモリ・セ
ルの部分回路図を示すものである。
ルの部分回路図を示すものである。
第３図において、VCcは電源、GNDはグラン
ド、WL311〜WL31o，WL321〜WL32oはワード線、
DG31，31，DG32，32はデジツト線、DB3，
DB3はリード・データ・バス線、P31はプリチヤ
ージ回路、C311〜C31o，C321〜C32oはメモリ・セ
ル、SA31はセンス・アンプ、QP31〜QP36はＰチ
ヤンネル・トランジスタ、QN31〜QN37はＮチヤ
ンネル・トランジスタ、N31〜N33は節点、X31，
X32はデイレイ回路である。
ド、WL311〜WL31o，WL321〜WL32oはワード線、
DG31，31，DG32，32はデジツト線、DB3，
DB3はリード・データ・バス線、P31はプリチヤ
ージ回路、C311〜C31o，C321〜C32oはメモリ・セ
ル、SA31はセンス・アンプ、QP31〜QP36はＰチ
ヤンネル・トランジスタ、QN31〜QN37はＮチヤ
ンネル・トランジスタ、N31〜N33は節点、X31，
X32はデイレイ回路である。
メモリ・セルC311は、２個のＰチヤンネル・ト
ランジスタQP31，QP32および４個のＮチヤンネ
ル・トランジスタQN31〜QN34で構成され、メモ
リ・セルCN312〜C31o，C321〜C32oはメモリ・セ
ルC311と同じ構成を有する。センス・アンプ
SA31は、３個のＮチヤンネル・トランジスタ
QN35〜QN37で構成され、列デコーダの出力信号
Y31で制御される。
ランジスタQP31，QP32および４個のＮチヤンネ
ル・トランジスタQN31〜QN34で構成され、メモ
リ・セルCN312〜C31o，C321〜C32oはメモリ・セ
ルC311と同じ構成を有する。センス・アンプ
SA31は、３個のＮチヤンネル・トランジスタ
QN35〜QN37で構成され、列デコーダの出力信号
Y31で制御される。
４個のＰチヤンネル・トランジスタQP33〜
QP36は、１組のデジツト線をDG31とDG32とに、
また31と32とに分割する。ここで、DG31，
DG31を上側のデジツト線、DG32，32を下側の
デジツト線と呼ぶ。
QP36は、１組のデジツト線をDG31とDG32とに、
また31と32とに分割する。ここで、DG31，
DG31を上側のデジツト線、DG32，32を下側の
デジツト線と呼ぶ。
CW31，CW32は上記４個のトランジスタQP33
〜QP36のゲート制御信号であり、上側のデジツ
ト線につながるメモリ・セルの一つが選択された
時にはCW31が“０”レベルに、そしてCW32が
“１”レベルになり、下側のデジツト線につなが
るメモリ・セルの一つが選択された時にはCW31
が“１”レベルに、そしてCW32が“０”レベル
になるように、互いに逆相のアドレス信号A31，
Ａ31で制御される。
〜QP36のゲート制御信号であり、上側のデジツ
ト線につながるメモリ・セルの一つが選択された
時にはCW31が“０”レベルに、そしてCW32が
“１”レベルになり、下側のデジツト線につなが
るメモリ・セルの一つが選択された時にはCW31
が“１”レベルに、そしてCW32が“０”レベル
になるように、互いに逆相のアドレス信号A31，
Ａ31で制御される。
次に、本実施例装置の動作を説明する。
第３図において、メモリ・セルC311が選択さ
れ、メモリ・セルC311の情報がリード・データ・
バス線DB3，3に伝達されて出力に読み出され
るまでの動作について、第４図に示した本装置の
動作タイミング図を用いて説明する。
れ、メモリ・セルC311の情報がリード・データ・
バス線DB3，3に伝達されて出力に読み出され
るまでの動作について、第４図に示した本装置の
動作タイミング図を用いて説明する。
今、メモリ・セルC311の節点N31に“０”レベ
ルが、また節点N32に“１”レベルが保持されて
いるとし、前サイクルにおいては上側のデジツト
線につながるメモリ・セルの一つが選択されたも
のとする。
ルが、また節点N32に“１”レベルが保持されて
いるとし、前サイクルにおいては上側のデジツト
線につながるメモリ・セルの一つが選択されたも
のとする。
まず、時刻T40においてプリチヤージ回路P31
が動作を開始して、デジツト線DG31，31，
DG32，32の充電を行い、デジツト線の電位が
VCCと同電位となる時刻T41でデジツト線の充電
を終了する。この充電期間T40〜T41においては
制御信号CW31，CW32は共に“０”レベルとなつ
ている。この場合、切換え用のトランジスタ
QP33〜QP36は全てオンとなつているが、前サイ
クルで選択されなかつた下側のデジツト線DG32，
DG32は共にVCC電位にあるため、第４図に示す充
電電流Idg4は上側のデジツト線の充電電流のみで
構成されている。したがつて、充電電流のピーク
値Ip4もそれに対応したものとなる。
が動作を開始して、デジツト線DG31，31，
DG32，32の充電を行い、デジツト線の電位が
VCCと同電位となる時刻T41でデジツト線の充電
を終了する。この充電期間T40〜T41においては
制御信号CW31，CW32は共に“０”レベルとなつ
ている。この場合、切換え用のトランジスタ
QP33〜QP36は全てオンとなつているが、前サイ
クルで選択されなかつた下側のデジツト線DG32，
DG32は共にVCC電位にあるため、第４図に示す充
電電流Idg4は上側のデジツト線の充電電流のみで
構成されている。したがつて、充電電流のピーク
値Ip4もそれに対応したものとなる。
次に、入力されたアドレス信号に応じてメモ
リ・セルC311が選択される。時刻T42では行アド
レスで制御される下側のデジツト線の切換え信号
CW32が“０”レベルから“１”レベルに変化し、
下側のデジツト線の切換え用のトランジスタ
QP35，QP36はオフとなる。続いてワード線
WL311の電位が上昇を開始するが、これ以降の読
出し完了までの動作については、前記従来例で説
明したものと同じであるので、これ以上の詳細な
説明は省く。
リ・セルC311が選択される。時刻T42では行アド
レスで制御される下側のデジツト線の切換え信号
CW32が“０”レベルから“１”レベルに変化し、
下側のデジツト線の切換え用のトランジスタ
QP35，QP36はオフとなる。続いてワード線
WL311の電位が上昇を開始するが、これ以降の読
出し完了までの動作については、前記従来例で説
明したものと同じであるので、これ以上の詳細な
説明は省く。
以上に説明した本発明実施例装置は、従来装置
に比べて、次のような利点を有する。
に比べて、次のような利点を有する。
まず、デジツト線の平均充電電流および充電電
流のピーク値の改善について述べると、従来装置
では、同一デジツト線においてデジツト線全体を
充電していたが、本発明実施例装置では、同一デ
ジツト線を切換えトランジスタによつて上側のデ
ジツト線と下側のデジツト線とに分割しているた
め、前回のサイクルで選択されなかつたメモリ・
セルに接続されている側のデジツト線は“１”レ
ベルを保つたままであり、改めて充電を必要とし
ない。したがつて本発明実施例装置によれば、従
来装置と比較して、デジツト線の平均充電電流お
よび充電電流のピーク値は概略半分となり、大幅
な軽減を図ることができる。
流のピーク値の改善について述べると、従来装置
では、同一デジツト線においてデジツト線全体を
充電していたが、本発明実施例装置では、同一デ
ジツト線を切換えトランジスタによつて上側のデ
ジツト線と下側のデジツト線とに分割しているた
め、前回のサイクルで選択されなかつたメモリ・
セルに接続されている側のデジツト線は“１”レ
ベルを保つたままであり、改めて充電を必要とし
ない。したがつて本発明実施例装置によれば、従
来装置と比較して、デジツト線の平均充電電流お
よび充電電流のピーク値は概略半分となり、大幅
な軽減を図ることができる。
次に、一方のデジツト線の電位が降下を開始す
る時刻から双方のデジツト線の電位差がセンス・
アンプを正常に動作させることが可能となる時刻
までの時間Tsaの改善について述べると、充電電
流の比較でも述べたように本発明実施例装置の場
合には、選択されるメモリ・セルが上側・下側の
いずれ側のデジツト線に接続されているかを検知
して切換えトランジスタをオンまたはオフするこ
とにより、デジツト線の実効的な容量を概略半分
と少なくすることが可能となり上記の時間Tsaを
従来装置の場合と比べて大幅に短縮することがで
き、高速動作が可能となる。
る時刻から双方のデジツト線の電位差がセンス・
アンプを正常に動作させることが可能となる時刻
までの時間Tsaの改善について述べると、充電電
流の比較でも述べたように本発明実施例装置の場
合には、選択されるメモリ・セルが上側・下側の
いずれ側のデジツト線に接続されているかを検知
して切換えトランジスタをオンまたはオフするこ
とにより、デジツト線の実効的な容量を概略半分
と少なくすることが可能となり上記の時間Tsaを
従来装置の場合と比べて大幅に短縮することがで
き、高速動作が可能となる。
なお、実施例装置では、列方向のメモリ・セル
を上側と下側の二つに分ける場合について説明し
たが、勿論、このメモリ・セルの列を二つ以上に
分割して、その分割したメモリ・セルのデジツト
線をそれぞれスイツチング・トランジスタを介し
てセンス・アンプに接続するように構成すること
も可能である。
を上側と下側の二つに分ける場合について説明し
たが、勿論、このメモリ・セルの列を二つ以上に
分割して、その分割したメモリ・セルのデジツト
線をそれぞれスイツチング・トランジスタを介し
てセンス・アンプに接続するように構成すること
も可能である。
また、実施例では、CMOS構成の記憶装置に
ついて説明したが、本発明はこれに限定されるも
のではなく、本発明の主旨を満たす範囲の様々な
応用例が可能であることは言うまでもない。
ついて説明したが、本発明はこれに限定されるも
のではなく、本発明の主旨を満たす範囲の様々な
応用例が可能であることは言うまでもない。
以上説明したように、本発明によれば、一つの
行のメモリセルのみが選択されて、その行のメモ
リセルが属する群のデジツト線のみが充放電さ
れ、他の群のメモリセルは選択されず、デジツト
線の充放電はない。したがつて、本発明によれば
デジツト線の実効的な容量値が軽減されるため、
デジツト線の平均充電電流およびデジツト線の充
電電流のピーク値が軽減される。これによりメモ
リの動作電流、特にプリチヤージ時の動作電力を
低減することができる。さらにまた、デジツト線
の電位の降下速度が高速化されるため、次段のセ
ンス・アンプの動作開始時を速くすることがで
き、従つて高速動作が可能な半導体記憶装置を実
現することができる。
行のメモリセルのみが選択されて、その行のメモ
リセルが属する群のデジツト線のみが充放電さ
れ、他の群のメモリセルは選択されず、デジツト
線の充放電はない。したがつて、本発明によれば
デジツト線の実効的な容量値が軽減されるため、
デジツト線の平均充電電流およびデジツト線の充
電電流のピーク値が軽減される。これによりメモ
リの動作電流、特にプリチヤージ時の動作電力を
低減することができる。さらにまた、デジツト線
の電位の降下速度が高速化されるため、次段のセ
ンス・アンプの動作開始時を速くすることがで
き、従つて高速動作が可能な半導体記憶装置を実
現することができる。
また、本発明では、列方向デジツト線には一つ
のセンス・アンプおよびプリチヤージ回路が設け
られるだけなので、回路規模を増大させず、集積
密度を高めることを妨げない。
のセンス・アンプおよびプリチヤージ回路が設け
られるだけなので、回路規模を増大させず、集積
密度を高めることを妨げない。
第１図は従来装置の部分回路図。第２図は従来
装置の動作タイミング図。第３図は本発明実施例
装置の部分回路図。第４図は本実施例装置の動作
タイミング図。 WL11〜WL1o，WL311〜WL32o……ワード線、
DG11，11，DG31，31，DG32，32……デ
ジツト線、DB1，1，DB3，3……リード・
データ・バス線、P11，P31……プリチヤージ回
路、C11〜C1o，C311〜C32o……メモリ・セル、
SA11，SA31……センス・アンプ、Y11，Y31……
列デコーダの出力信号、QP11，QP12，QP31〜
QP36……Ｐチヤンネル・トランジスタ、QN11〜
QN17，QN31〜QN37……Ｎチヤンネル・トラン
ジスタ、N11〜N13，N31〜N33……節点、X31，
X32……デイレイ回路、A31，31……行アドレス
信号、CW31，CW32……制御信号。
装置の動作タイミング図。第３図は本発明実施例
装置の部分回路図。第４図は本実施例装置の動作
タイミング図。 WL11〜WL1o，WL311〜WL32o……ワード線、
DG11，11，DG31，31，DG32，32……デ
ジツト線、DB1，1，DB3，3……リード・
データ・バス線、P11，P31……プリチヤージ回
路、C11〜C1o，C311〜C32o……メモリ・セル、
SA11，SA31……センス・アンプ、Y11，Y31……
列デコーダの出力信号、QP11，QP12，QP31〜
QP36……Ｐチヤンネル・トランジスタ、QN11〜
QN17，QN31〜QN37……Ｎチヤンネル・トラン
ジスタ、N11〜N13，N31〜N33……節点、X31，
X32……デイレイ回路、A31，31……行アドレス
信号、CW31，CW32……制御信号。
Claims (1)
- 【特許請求の範囲】 １ 行方向と列方向とに多数のメモリ・セルが配
列され、 この各メモリ・セルには行方向に設けられたワ
ード線と、列方向に設けられたデジツト線とがそ
れぞれ接続され、 上記列方向に配列されたメモリ・セルのデジツ
ト線に、上記メモリ・セルの記憶情報を読み出す
センス・アンプおよびこのデジツト線の充電を行
うプリチヤージ回路がそれぞれ一つずつ接続され
た 半導体記憶装置において、 上記列方向に配列されたメモリ・セルは複数の
群に分割され、 上記ワード線は対応するそれぞれの群のメモ
リ・セルに接続されており、 上記分割された各群メモリ・セルのデジツト線
と上記センス・アンプおよび上記プリチヤージ回
路とを接続する各群毎のスイツチ回路を備え、 上記各群のうちの一つの群に属するメモリ・セ
ルの記憶情報を読み出すときには、その群に対応
する上記スイツチ回路が閉じられ、その他の群に
対応する上記スイツチ回路が開かれるように構成
された ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57102450A JPS58218096A (ja) | 1982-06-14 | 1982-06-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57102450A JPS58218096A (ja) | 1982-06-14 | 1982-06-14 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58218096A JPS58218096A (ja) | 1983-12-19 |
| JPH034994B2 true JPH034994B2 (ja) | 1991-01-24 |
Family
ID=14327804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57102450A Granted JPS58218096A (ja) | 1982-06-14 | 1982-06-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58218096A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5833635B2 (ja) * | 1979-12-25 | 1983-07-21 | 富士通株式会社 | 半導体記憶装置 |
| JPS5766587A (en) * | 1980-10-09 | 1982-04-22 | Fujitsu Ltd | Static semiconductor storage device |
-
1982
- 1982-06-14 JP JP57102450A patent/JPS58218096A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58218096A (ja) | 1983-12-19 |
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