JPH0344400B2 - - Google Patents
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- JPH0344400B2 JPH0344400B2 JP57150902A JP15090282A JPH0344400B2 JP H0344400 B2 JPH0344400 B2 JP H0344400B2 JP 57150902 A JP57150902 A JP 57150902A JP 15090282 A JP15090282 A JP 15090282A JP H0344400 B2 JPH0344400 B2 JP H0344400B2
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- JP
- Japan
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- level
- output line
- transistor
- transistors
- data output
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- Expired - Lifetime
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
- G11C17/123—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はROM〔Read Only Memory）、デコ
ーダ等のデータ読み出し回路に関する。
ーダ等のデータ読み出し回路に関する。
データ読み出し回路の従来例をROMを例にし
て説明する。第１図に示される如く従来のROM
の回路構成は、カラムデコーダ１の出力線C11〜
C22に接続されデータの“１”，“０”に対応して
トランジスタが存在したり、しなかつたりするデ
ータ領域のセルトランジスタTCが、例えばＮチ
ヤネル型トランジスタの場合、出力線B1〜B4を
ワイヤードOR（オア）構成として１つのROM出
力線W1に選択的に接続するローデコーダ２の出
力線R1〜R4をゲート入力とするトランジスタ群
To1〜To4もＮチヤネル型トランジスタで構成さ
れている。第１図中Trp0，Trp1〜Trp4はプリチ
ヤージ用トランジスタ、３は基準電圧VBの発生
回路、４は差動センスアンプ、VDDは電源電圧で
ある。
て説明する。第１図に示される如く従来のROM
の回路構成は、カラムデコーダ１の出力線C11〜
C22に接続されデータの“１”，“０”に対応して
トランジスタが存在したり、しなかつたりするデ
ータ領域のセルトランジスタTCが、例えばＮチ
ヤネル型トランジスタの場合、出力線B1〜B4を
ワイヤードOR（オア）構成として１つのROM出
力線W1に選択的に接続するローデコーダ２の出
力線R1〜R4をゲート入力とするトランジスタ群
To1〜To4もＮチヤネル型トランジスタで構成さ
れている。第１図中Trp0，Trp1〜Trp4はプリチ
ヤージ用トランジスタ、３は基準電圧VBの発生
回路、４は差動センスアンプ、VDDは電源電圧で
ある。
第１図の回路においてクロツク信号φが“Ｌ”
（低）レベルの時、トランジスタTrp0，Trp1〜
Trp4により、ROM出力線W1及びB1〜B4は“Ｈ”
（高つまりVDD）レベルにプリチヤージされ、ク
ロツクφが“Ｈ”レベルに移つた瞬間からデイス
チヤージが始まる。カラムデコーダ１はアドレス
入力によりラインC11〜C22のうちただ１本だけが
“Ｈ”レベルとなり、ローデコーダ２もただ１本
だけが“Ｈ”レベルとなる。ローデコーダ出力
R1とカラムデコーダ出力C11が“Ｈ”レベルの場
合の波形図を第２図に示す。クロツクφが“Ｈ”
レベルになると、まず出力線B1がVDDから次第に
レベルが下がつていき、トランジスタTo1がオン
状態になるとラインW1のレベルも下がつていき、
センスアンプ４の基準レベルVBを越えるとデー
タ出力Daが反転する。
（低）レベルの時、トランジスタTrp0，Trp1〜
Trp4により、ROM出力線W1及びB1〜B4は“Ｈ”
（高つまりVDD）レベルにプリチヤージされ、ク
ロツクφが“Ｈ”レベルに移つた瞬間からデイス
チヤージが始まる。カラムデコーダ１はアドレス
入力によりラインC11〜C22のうちただ１本だけが
“Ｈ”レベルとなり、ローデコーダ２もただ１本
だけが“Ｈ”レベルとなる。ローデコーダ出力
R1とカラムデコーダ出力C11が“Ｈ”レベルの場
合の波形図を第２図に示す。クロツクφが“Ｈ”
レベルになると、まず出力線B1がVDDから次第に
レベルが下がつていき、トランジスタTo1がオン
状態になるとラインW1のレベルも下がつていき、
センスアンプ４の基準レベルVBを越えるとデー
タ出力Daが反転する。
しかしながら第１図の回路にあつては、プリチ
ヤージ状態でローデコーダ２に接続されたＮチヤ
ネル型のセレクタトランジスタTo1〜To4のソー
ス、ドレイン電圧が共に“Ｈ”レベルとなつてい
るため、これらトランジスタTo1〜To4はオフ状
態となつている。このため出力線B1〜B4のチヤ
ージが放電されても、出力線W1のチヤージはし
ばらくの間放電されず、出力線W1とB1〜B4のレ
ベル差がトランジスタTo1〜To4のスレツシヨル
ド電圧VthN（バツクゲート効果によるスレツシヨ
ルド電圧の上昇効果を含む）以上開いた時、始め
て出力線W1のレベルは変化をはじめ、ROMのア
クセス時間tacを長くしてしまうものであつた。
ヤージ状態でローデコーダ２に接続されたＮチヤ
ネル型のセレクタトランジスタTo1〜To4のソー
ス、ドレイン電圧が共に“Ｈ”レベルとなつてい
るため、これらトランジスタTo1〜To4はオフ状
態となつている。このため出力線B1〜B4のチヤ
ージが放電されても、出力線W1のチヤージはし
ばらくの間放電されず、出力線W1とB1〜B4のレ
ベル差がトランジスタTo1〜To4のスレツシヨル
ド電圧VthN（バツクゲート効果によるスレツシヨ
ルド電圧の上昇効果を含む）以上開いた時、始め
て出力線W1のレベルは変化をはじめ、ROMのア
クセス時間tacを長くしてしまうものであつた。
本発明は上記実情に鑑みてなされたもので、複
数のデータ出力線をワイヤードOR構成としてセ
ンスアンプに入力する形式のROMまたはデコー
ダ等において、アクセス速度を高速化できるデー
タ読み出し回路を提供しようとするものである。
数のデータ出力線をワイヤードOR構成としてセ
ンスアンプに入力する形式のROMまたはデコー
ダ等において、アクセス速度を高速化できるデー
タ読み出し回路を提供しようとするものである。
本発明は上記目的を達成するために、ワイヤー
ドOR構成にデータ出力線に介挿されるMOSトラ
ンジスタとデータ記憶用のセルトランジスタとの
極性を互いに逆になるようにして、プリチヤージ
状態で選択されたトランジスタがオフ状態（高イ
ンピーダンス状態）にならないようにし、データ
出力線とこれら出力線をワイヤードOR接続する
出力線（ノード）とが切り離された時間をなく
し、アクセス速度が高速化されるようにしたもの
である。
ドOR構成にデータ出力線に介挿されるMOSトラ
ンジスタとデータ記憶用のセルトランジスタとの
極性を互いに逆になるようにして、プリチヤージ
状態で選択されたトランジスタがオフ状態（高イ
ンピーダンス状態）にならないようにし、データ
出力線とこれら出力線をワイヤードOR接続する
出力線（ノード）とが切り離された時間をなく
し、アクセス速度が高速化されるようにしたもの
である。
以下図面を参照して本発明の一実施例を説明す
る。第３図は同実施例の回路図であるが、これは
第１図のものと対応させた場合の例であるから、
対応個所には同一符号を付して説明を省略し、特
徴とする点の説明を行なう。本構成の特徴は、ロ
ーデコーダ２にゲート入力が接続されたトランジ
スタTp1〜Tp4の極性がＮチヤネル型からＰチヤ
ネル型に変わつており、また第１図で出力線W1
を高レベルにプリチヤージするトランジスタ
Trp0省略されている点である。このためローデ
コーダ２の出力線R1〜R4は、選択されたただ１
本だけが“Ｌ”レベルとなつてその出力線に接続
されたトランジスタはオンし、他のローデコーダ
２の出力線は“Ｈ”レベルとなつてその出力線に
接続されたトランジスタはオフし、ただ１本のデ
ータバスラインが出力線W1に接続される。
る。第３図は同実施例の回路図であるが、これは
第１図のものと対応させた場合の例であるから、
対応個所には同一符号を付して説明を省略し、特
徴とする点の説明を行なう。本構成の特徴は、ロ
ーデコーダ２にゲート入力が接続されたトランジ
スタTp1〜Tp4の極性がＮチヤネル型からＰチヤ
ネル型に変わつており、また第１図で出力線W1
を高レベルにプリチヤージするトランジスタ
Trp0省略されている点である。このためローデ
コーダ２の出力線R1〜R4は、選択されたただ１
本だけが“Ｌ”レベルとなつてその出力線に接続
されたトランジスタはオンし、他のローデコーダ
２の出力線は“Ｈ”レベルとなつてその出力線に
接続されたトランジスタはオフし、ただ１本のデ
ータバスラインが出力線W1に接続される。
この回路の動作は、クロツクφが低（接地
GND）レベルの時、データ出力線B1〜B4は
“Ｈ”（電源VDD）レベルにプリチヤージされる。
次にクロツクφが“Ｈ”レベルとなつてトランジ
スタTrp1〜Trp4はオフし、セルトランジスタの
ソースに接地電位が供給され、例えばカラムデコ
ーダ１の出力線C11が“Ｈ”レベルであつた場合、
データ出力線B1，B3，B4の正電荷は放電される
ことになる。データ出力線B2は、セルトランジ
スタが存在しないために“Ｈ”レベルにチヤージ
されたままとなる。更にここでローデコーダ２の
出力R1が“Ｌ”レベル（したがつてここではR1
が選ばれている）であると、前記発明の概要のと
ころとか第４図などで明らかなごとく、少なくと
もトランジスタTp1のソースの電位は“Ｈ”レベ
ルにチヤージされているため、すでにトランジス
タTp1はオンしており、出力線W1とB1は接続さ
れていることになる。従つて第４図の動作波形図
に示すように、出力線W1，B1のレベルは、クロ
ツクφが“Ｈ”レベルに遷移すると直ちにレベル
を下げ始め、差動センスアンプ４の基準電位VB
を越えた瞬間に出力にデータDaが出力されるも
のである。
GND）レベルの時、データ出力線B1〜B4は
“Ｈ”（電源VDD）レベルにプリチヤージされる。
次にクロツクφが“Ｈ”レベルとなつてトランジ
スタTrp1〜Trp4はオフし、セルトランジスタの
ソースに接地電位が供給され、例えばカラムデコ
ーダ１の出力線C11が“Ｈ”レベルであつた場合、
データ出力線B1，B3，B4の正電荷は放電される
ことになる。データ出力線B2は、セルトランジ
スタが存在しないために“Ｈ”レベルにチヤージ
されたままとなる。更にここでローデコーダ２の
出力R1が“Ｌ”レベル（したがつてここではR1
が選ばれている）であると、前記発明の概要のと
ころとか第４図などで明らかなごとく、少なくと
もトランジスタTp1のソースの電位は“Ｈ”レベ
ルにチヤージされているため、すでにトランジス
タTp1はオンしており、出力線W1とB1は接続さ
れていることになる。従つて第４図の動作波形図
に示すように、出力線W1，B1のレベルは、クロ
ツクφが“Ｈ”レベルに遷移すると直ちにレベル
を下げ始め、差動センスアンプ４の基準電位VB
を越えた瞬間に出力にデータDaが出力されるも
のである。
本発明の主旨は、カラムデコーダ１の出力が入
力されるセルトランジスタとローデコーダ２の出
力が入力されるセレクタトランジスタとのＰ／Ｎ
極性を同種のものから異種のものに変えたことで
ある。従つて出力線W1及びB1〜B4がプリチヤー
ジされた状態でセレクタトランジスタが従来はオ
フしていたのに対し、本発明ではオンしている。
このため従来回路ではデータ出力線のレベルが、
VDDレベルからセレクタトランジスタのスレツシ
ヨルド電圧幅VthN以上に降下するまで、センスア
ンプ４の入力W1にセルトランジスタのオン／オ
フという情報が入力されなかつたため、どのよう
な高感度なセンスアンプを用いても、アクセス時
間tacを余り高速化できなかつた。一方本発明に
よれば、データ出力線のプリチヤージ状態で、
W1とセルアレイのデータ出力線が、セレクトさ
れたトランジスタによつて接続されているため、
データ出力線とセンスアンプ入力W1はほとんど
同時にレベルを降下し始める。このため第４図に
示したように高感度なセンスアンプを用いること
により、アクセス速度を高速化できるものであ
る。
力されるセルトランジスタとローデコーダ２の出
力が入力されるセレクタトランジスタとのＰ／Ｎ
極性を同種のものから異種のものに変えたことで
ある。従つて出力線W1及びB1〜B4がプリチヤー
ジされた状態でセレクタトランジスタが従来はオ
フしていたのに対し、本発明ではオンしている。
このため従来回路ではデータ出力線のレベルが、
VDDレベルからセレクタトランジスタのスレツシ
ヨルド電圧幅VthN以上に降下するまで、センスア
ンプ４の入力W1にセルトランジスタのオン／オ
フという情報が入力されなかつたため、どのよう
な高感度なセンスアンプを用いても、アクセス時
間tacを余り高速化できなかつた。一方本発明に
よれば、データ出力線のプリチヤージ状態で、
W1とセルアレイのデータ出力線が、セレクトさ
れたトランジスタによつて接続されているため、
データ出力線とセンスアンプ入力W1はほとんど
同時にレベルを降下し始める。このため第４図に
示したように高感度なセンスアンプを用いること
により、アクセス速度を高速化できるものであ
る。
第５図は差動センスアンプ４の具体例であり、
これはＮチヤネル型トランジスタTN11〜TN13，
Ｐチヤネル型トランジスタTP11，TP12よりなる差
動部と、Ｎチヤネル型トランジスタTN14〜TN16，
Ｐチヤネル型トランジスタTP13，TP14よりなるデ
ータ出力部よりなる。第５図のセンスアンプのよ
うに差動入力段をＮチヤネル型トランジスタで構
成し、第３図のようにセレクタトランジスタTP1
〜TP4をＰチヤネル型トランジスタ、セルトラン
ジスタTCをＮチヤネル型とし、更に基準電圧VB
をVDDレベルに近いところに設定することによ
り、容易に高速ROM或いはデコーダを構成する
ことができる。第３図の回路では、データ出力線
のレベルが下がり、セレクタトランジスタのスレ
ツシヨルド電圧と同じレベルになると、セレクタ
トランジスタはオフし、それ以上は降下しなくな
るが（第４図のVthp参照）、この時点ではデータ
読み出しは終了しており、問題とならない。
これはＮチヤネル型トランジスタTN11〜TN13，
Ｐチヤネル型トランジスタTP11，TP12よりなる差
動部と、Ｎチヤネル型トランジスタTN14〜TN16，
Ｐチヤネル型トランジスタTP13，TP14よりなるデ
ータ出力部よりなる。第５図のセンスアンプのよ
うに差動入力段をＮチヤネル型トランジスタで構
成し、第３図のようにセレクタトランジスタTP1
〜TP4をＰチヤネル型トランジスタ、セルトラン
ジスタTCをＮチヤネル型とし、更に基準電圧VB
をVDDレベルに近いところに設定することによ
り、容易に高速ROM或いはデコーダを構成する
ことができる。第３図の回路では、データ出力線
のレベルが下がり、セレクタトランジスタのスレ
ツシヨルド電圧と同じレベルになると、セレクタ
トランジスタはオフし、それ以上は降下しなくな
るが（第４図のVthp参照）、この時点ではデータ
読み出しは終了しており、問題とならない。
第６図は本発明の他の実施例で、ROM出力部
がAND（アンド）−OR（オア）構成になつている
例である。ここで１１1〜１１4はROMアレイで
ある。この例ではROMでの“１”，“０”のプロ
グラムは、エンハンスメントモードのトランジス
タ或いはデプレツシヨンモードのトランジスタと
いう違いによつている。カラムデコーダ１の出力
が入力されるROMアレイ１１1からROMアレイ
１１4が導通状態にある場合、出力線B1〜B4のチ
ヤージは放電される。B1〜B4のノード点の寄生
容量がROMアレイ内のノード点の寄生容量より
もはるかに大きいため、放電している時間は長く
なり、トランジスタTp1〜Tp4をＮチヤネル型ト
ランジスタとした場合よりもアクセス時間は早く
なる利点がある。
がAND（アンド）−OR（オア）構成になつている
例である。ここで１１1〜１１4はROMアレイで
ある。この例ではROMでの“１”，“０”のプロ
グラムは、エンハンスメントモードのトランジス
タ或いはデプレツシヨンモードのトランジスタと
いう違いによつている。カラムデコーダ１の出力
が入力されるROMアレイ１１1からROMアレイ
１１4が導通状態にある場合、出力線B1〜B4のチ
ヤージは放電される。B1〜B4のノード点の寄生
容量がROMアレイ内のノード点の寄生容量より
もはるかに大きいため、放電している時間は長く
なり、トランジスタTp1〜Tp4をＮチヤネル型ト
ランジスタとした場合よりもアクセス時間は早く
なる利点がある。
第７図は本発明の他の実施例である。即ち本発
明のポイントであるセレクタトランジスタが複数
個であつても同等の効果が得られる。
明のポイントであるセレクタトランジスタが複数
個であつても同等の効果が得られる。
以上説明した如く本発明によれば、プリチヤー
ジ状態でセレクタトランジスタがオンするように
したため、アクセス時間の高速化がはかれるデー
タ読み出し回路が提供できるものである。
ジ状態でセレクタトランジスタがオンするように
したため、アクセス時間の高速化がはかれるデー
タ読み出し回路が提供できるものである。
第１図は従来のROM回路図、第２図は同回路
の動作を示す波形図、第３図は本発明の一実施例
の回路図、第４図は同回路の動作を示す波形図、
第５図は差動センスアンプの具体的回路図、第６
図、第７図は本発明の他の実施例の回路図であ
る。 B1〜B4……データ出力線、W1……データ出力
線ノード、TC……セルトランジスタ、Tp1〜Tp4，
Trp1〜Trp4……プリチヤージ用トランジスタ。
の動作を示す波形図、第３図は本発明の一実施例
の回路図、第４図は同回路の動作を示す波形図、
第５図は差動センスアンプの具体的回路図、第６
図、第７図は本発明の他の実施例の回路図であ
る。 B1〜B4……データ出力線、W1……データ出力
線ノード、TC……セルトランジスタ、Tp1〜Tp4，
Trp1〜Trp4……プリチヤージ用トランジスタ。
Claims (1)
- １ 一導電型MOSトランジスタで構成されたセ
ルアレイと、このセルアレイの各データ出力線
を、前記トランジスタとは逆導電型のMOSトラ
ンジスタをそれぞれ介して１つの出力ノード点で
接続する回路と、前記セルアレイのセルを構成す
るトランジスタのゲートを選択駆動する第１のデ
コーダと、前記逆導電型MOSトランジスタのゲ
ートを選択駆動する第２のデコーダと、前記セル
アレイのデータ出力線をクロツク信号のレベルに
応じてプリチヤージする回路とを具備し、前記セ
ルアレイのデータ出力線がクロツク信号のレベル
変化によつてプリチヤージされた状態にあると
き、前記第２のデコーダによつて選択された前記
逆導電型のMOSトランジスタが導通状態にある
構成としたことを特徴とするデータ読み出し回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57150902A JPS5940397A (ja) | 1982-08-31 | 1982-08-31 | デ−タ読み出し回路 |
| EP83106973A EP0105105B1 (en) | 1982-08-31 | 1983-07-15 | Data readout circuit for a mos transistor array |
| DE8383106973T DE3378238D1 (de) | 1982-08-31 | 1983-07-15 | Data readout circuit for a mos transistor array |
| US06/518,348 US4592021A (en) | 1982-08-31 | 1983-07-29 | Data readout circuit for an MOS transistor array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57150902A JPS5940397A (ja) | 1982-08-31 | 1982-08-31 | デ−タ読み出し回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5940397A JPS5940397A (ja) | 1984-03-06 |
| JPH0344400B2 true JPH0344400B2 (ja) | 1991-07-05 |
Family
ID=15506878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57150902A Granted JPS5940397A (ja) | 1982-08-31 | 1982-08-31 | デ−タ読み出し回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4592021A (ja) |
| EP (1) | EP0105105B1 (ja) |
| JP (1) | JPS5940397A (ja) |
| DE (1) | DE3378238D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4709352A (en) * | 1984-11-19 | 1987-11-24 | Oki Electric Industry Co., Ltd. | MOS read-only memory systems |
| JPH0793009B2 (ja) * | 1984-12-13 | 1995-10-09 | 株式会社東芝 | 半導体記憶装置 |
| JPH0713878B2 (ja) * | 1985-06-20 | 1995-02-15 | 三菱電機株式会社 | Ｃｍｏｓトランジスタ回路 |
| JPS63131568A (ja) * | 1986-11-21 | 1988-06-03 | Toshiba Corp | 半導体メモリ装置 |
| JP2617189B2 (ja) * | 1987-08-03 | 1997-06-04 | 沖電気工業株式会社 | 電流検出回路 |
| JPH0727718B2 (ja) * | 1988-02-19 | 1995-03-29 | 日本電気株式会社 | センス回路 |
| JPH0817034B2 (ja) * | 1988-10-24 | 1996-02-21 | 三菱電機株式会社 | 半導体記憶装置 |
| FR2751778B1 (fr) * | 1996-07-23 | 1998-11-06 | Sgs Thomson Microelectronics | Memoire accessible en lecture seulement |
| US5894432A (en) * | 1997-07-08 | 1999-04-13 | International Business Machines Corporation | CMOS memory cell with improved read port |
| US6424571B1 (en) * | 2001-05-01 | 2002-07-23 | Micron Technology, Inc. | Sense amplifier with data line precharge through a self-bias circuit and a precharge circuit |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5399736A (en) * | 1977-02-10 | 1978-08-31 | Toshiba Corp | Semiconductor memory unit |
| EP0019987A1 (en) * | 1979-06-01 | 1980-12-10 | Motorola, Inc. | High speed IGFET sense amplifier/latch |
| US4318014A (en) * | 1979-07-27 | 1982-03-02 | Motorola, Inc. | Selective precharge circuit for read-only-memory |
| JPS5831676B2 (ja) * | 1979-08-29 | 1983-07-07 | 松下電器産業株式会社 | 記憶装置 |
| JPS5837636B2 (ja) * | 1980-07-31 | 1983-08-17 | 富士通株式会社 | 半導体記憶装置 |
| JPS57117188A (en) * | 1981-01-12 | 1982-07-21 | Toshiba Corp | Sense amplifier circuit |
-
1982
- 1982-08-31 JP JP57150902A patent/JPS5940397A/ja active Granted
-
1983
- 1983-07-15 EP EP83106973A patent/EP0105105B1/en not_active Expired
- 1983-07-15 DE DE8383106973T patent/DE3378238D1/de not_active Expired
- 1983-07-29 US US06/518,348 patent/US4592021A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0105105B1 (en) | 1988-10-12 |
| EP0105105A2 (en) | 1984-04-11 |
| EP0105105A3 (en) | 1986-11-05 |
| DE3378238D1 (de) | 1988-11-17 |
| US4592021A (en) | 1986-05-27 |
| JPS5940397A (ja) | 1984-03-06 |
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