JPH03500585A - トロイダル接続された分布記憶装置型並列計算機のための増強された入出力アーキテクチャ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はトロイダル接続された分布記憶装置型並列計算機の入出力能力及び効 率の向上に関する。

背景技術 計算のための更なる処理能力を達成しようと努力して、多くの計算機設計者は並 列処理に向っている。しかしながら、並列処理を採用した種々の計算機アーキテ クチャがある。

並列処理計算機は二つの一般的な形式、即ち共有記憶装置型処理装置を備えたも の及び分布記憶装置型処理装置を備えたもの、に分類され得る。共有記憶装置型 計算機は同じ記憶装置にアクセスすることのできる多数の処理装置を含む。対照 的に、分布記憶装置型計算機は個々の独立した記憶装置を持った処理装置を備え ている。分布記憶装置型処理装置間の通信は、通信相互接続部によって行われる 。この発明は、明確には分布記憶装置型並列処理計算機に、更に詳細には、トロ イダル接続された計算機に関する。

トロイダル接続された分布記憶装置型並列計算機の性能は、幾つかの因子、即ち 、計算機の全記憶容量、計算機における処理装置の数、所与の問題によって必要 とされる処理装置間の通信、及びデータを計算機に又は計算機から移動し得る速 度、によって制限される。大抵の並列計算機においては、処理装置の数及びその 記憶容量を存在するどのような要求にも適合させるように容易に変更することが できるので、最初の二つの因子は、比較的重要ではない。第３の因子即ち処理装 置相互の通信は、広範且つ集中的な研究の主題である（リン及びモルトパン「Ｍ ２メツシュ：拡大メツシュ・アーキテクチャ」並列処理に関する第１回国際会議 議事録、３０６ページ、並びにカールソン「グローバル・メツシュを備えたメツ シュ：並列計算のためのフレキシブルな高速組織」超高速計算に関する第１回国 際会議議事録、６１８ページを参照のこと）。

大形のデータ集合の利用（例えば、イメージ処理又はデータベース検査など）に 対しては、入出力（１／○）要件も並列計算機の総合スループットを規制する重 要な因子に十分なり得る。

この明細書においては語「トロイダル」は語「メツシュ」を含むものと理解され る。

しばしば使用される二つの一般的な並列処理モード即ち分布型とパイプライン型 とがある。分布型処理はどの処理装置もデータの異なった部分集合に対して同じ 動作を行うことを必要とする。パイプライン処理はどの処理装置も同じ集合のデ ータに対して異なった動作を行うことを必要とする。トロイダル接続された計算 機は両モードで動作するのに特に適しているが、問題もある。

適切なＩｌｏを提供する試みは、一般に各処理装置のノードにＩ１０チャンネル を設けること、及び制御チャンネルを介して種々の処理装置への書き込みを行わ せることを含む。この方法は分布型処理に向いているが、チップ費用（ｃｈｊｐ 　ｃｏｓｔ）及び回路板面積の点からみると、比較的高価である（ナギの米国特 許第４．５１４，８０７号「並列計算機」、及びシンキング・マシーンズ社製「 コネクション・マシーン」、インテル・サイエンティフィック・コンピュータズ 社製「ハイパキューブ」及びエヌキューブ（Ｎ　ｃｕｂｅ）製「エヌキューブ（ Ｎｃｕｂｅ）　／ＩＯＪの市販製品を参照のこと）。更に、Ｉ１０チャンネルに フィードする装置は別の隘路を与える。

時折取り上げられる代替的方法は、一つの処理装置とのみＩｌｏを行い、並列処 理装置の相互接続網を用いてデータを更に分布させることである。この方法は安 価ではあるが、帯域幅の制約を受ける。

これらの一般的方法は、多数のデータ源又は行先とのＩｌｏを行うことができな い。これにより、他の計算機及びデータ記憶又は発生装置と共働するときの有用 性が制限される。これらの方法のいずれもがパイプライン型及び分布型並列処理 の両方に対して同等に有効ではあり得ない。これらの方法のいずれも、フレキシ ブルナＩ　／　Ｏ速度を提供することができない。並列システムの主要な利点の 一つはその性能のフレキシビリティ　（計算性能を改善するために処理装置を追 加すること）であるので、Ｉ１０性能及びハ・・−ドウエアを同じようにスケー ル（ｓｃａｌｅ）することは重要である。

この発明の目的は、上述の諸問題を除去するトロイダル接続された分布記憶装置 型並列計算機のための一層有効なアーキテクチャを提供することである。

発明の開示 この目的は、各々が独立した記憶装置を有する複数行の処理装置を備えたトロイ ダル接続された分布記憶装置型並列計算機において、 ａ）少なくとも一つの共通Ｉ１０チャンネルと、ｂ）前記共通Ｉ１０チャンネル に接続されるようになされた１行の処理装置（　１　１０）と、 Ｃ）各々が前記の１１０行の特定の処理装置と関連した複数のバッファ機構であ って、各バッファ機構が、１１０行の任意の所与のＩ１０処理装置が、Ｉ１０チ ャンネルによるバッファ機構へのアクセスとは無関係に、且つ、前記の１１０行 における他の処理装置のバッファ機構へのアクセスとは無関係に、そのバッファ 機構にアクセスすることができるように、■１０チャンネルを処理装置に接続す るようになされ、データ分布が有効に容易化される複数のバッファ機構と、を含 む改良によって達成される。

メツシュ又はトロイドはそのトポロジー的構造（ｔｏｐｏｌｏｇｉｃａｌｓｔｒ ｕｃｔｕｒｅ）を破壊することなく大きさを変え又は回転させることができるの で、一つの行の処理装置への言及は一列の処理装置への言及と考えることができ る。

図面の簡単な説明 第１図は、一つの行に挿入された制御処理装置を存する従来技術のトロイダル接 続された計算機を示す。

第２図は、Ｉ１０チャンネルを持った入／出ノノ（Ｉｌｏ）行と一つのＩ１０バ ッファ機構が１１０行における各処理装置と関連している関連のＩ１０バッファ 機構とを用いたこの発明に係るトロイダル接続された分布記憶装置型並列計算機 を示す。

第３図は、個別のＩ１０チャンネルに接続された二つのＩ１０処理装置の行を含 むこの発明に係るトロイダル接続された計算機を示す。

第４図は、この発明に従って使用され、通常の記憶、仲裁及び母線方法を使用す るＩ１０バッファ機構を示す。

第５図は、この発明に従って使用され、通常の二重ポート記憶装置を使用する別 のＩ１０バッファ機構を示す。

第６図は、ハンドシェイク制御論理部と共に先入れ先出しくＦ　ｒ　ＦＯ）バッ ファの双方向性ラッチを用いて、処理装置に高速並列データＩ１０ポートを接続 するようになされた更に別のＩ１０バッファ機構を示す。

第７図は、通常の母線として実現されたＩ１０チャンネルに一つの１１０行が接 続されている、第３図に類似したこの発明の一実施例を示す。

第８図は、１１０行が高速並列入力に接続され、別の１１０行が高速並列出力に 接続された、並列処理装置を有するこの発明の一実施例を示す。

発明を実施するための形態 この発明は、トロイダル接続された並列計Ｗ機で改良された入出力動作を行うた めのアーキテクチャに関係する。

第１図は通信チャンネル１４と相互接続された多くの処理装置１２、及び一つの 行に挿入されたノード制御器１６を備えた従来技術の配列１０を示している。各 処理装置１２は独立した記憶装置を持っている。ノード制御器１６はトロイダル 処理装置の閉じた面へのエントリ・ポイントとして働く。配列の任意の行を１１ ０行として選択し得る。これらの行の数は、意図される特定の応用に依存する。

第２図は、この発明に従って接続された特定の１１０行を示している。この処理 装置の行２０はＩ１０チャンネル２６から直接にアクセスされ得る。Ｉ１０チャ ンネルは、大量の情報を迅速に転送し得る任意の機構である。典型的には、Ｉ１ ０チャンネルは第４図及び第５図に示された標準計算機母線又は並列Ｉ１０ボー トである。１１０行は、各処理装置を異なったバッファ機構２４に直接に接続さ せている。各バッファ機構は、■１０チャンネルがバッファの任意の一つと高速 で独立に通信することができるように、記憶・制御装置を提供する。

任意の所与の処理装置は、入力サイクル又は出力サイクルを完了するためにその 関連のバッファ機構と通信する。任意の処理装置は、他のバッファ機構とのＩ１ ０チャンネル又は処理装置の活動とは無関係にその関連するバッファをアクセス することができる必要がある。関連の処理装置の他には、Ｉ１０チャンネルだけ がバッファへアクセスでき、他の処理装置はそれ自身のバッファとのみ通信する ことができる。Ｉ１０チャンネル及び処理装置は同時に一つのバッファと通信し ようとすることがあるので、それらの通信を仲裁するための装置が設けられなけ ればならない。Ｉ１０チャンネル又は処理装置をバッファの主（ｆｆｌａｓｔｅ ｒ　ｏｆ　ｔｈｅ　ｂｕｆｆｅｒ）に指定することができ、従って適切な仲裁機 構を含まなければならない。処理装置が一つのデータ集合を処理している間にｒ １０チャンネルが別のデータ集合を通信することができるほどバッファが大形に 作られていれば、それも又有用であり得る。

任意の特定の応用に対するＩ１０チャンネルと各チャンネルにおける処理装置と の組合せは設計上の考慮事項である。第３図は、二つの行がＩｌｏに対して使用 されている形態を示している。多数の行を同じＩ１０チャンネルに接続すること も又可能である。

第４図に移ると、仲裁・制御回路３２及び記憶装置３４を備えた機構２４が示さ れている。この構成は処理装置１２又はチャンネル２６から記憶装置３４へのア クセスを可能にする。このような構成２４はすでに作られており、記憶装置３４ のための標準ランダム・アクセス記憶装置（ＲＡＭ）と共に、また、仲裁・制御 回路３２を実現する標準母線要求／許可及びデータ読出し／書込み信号と共に首 尾よく用いられている。処理装置は回路２４の主（ｔｈｅｍａｓｔｅｒ）であっ て、記憶装置への情報の読出し、書込みをする。

例えば、Ｉ１０チャンネル２６が記憶装置３４と通信することを望むときには、 Ｉ１０チャンネルはまず処理装置に要求の信号を送る。そこで処理装置は記憶装 置３４との通信を止め、Ｉ１０チャンネル２６にアクノリジ信号を送り返す。

第５図において、二重ポート記憶装置３６は二重バッファ記憶装置（ｄｏｕｂｌ ｃｄ−ｂｕｆｆＯｒｅｄ　ｍｃｍｏｒｙ”）を提供する。二重バッファ記憶装置 は、その二つの別個の機構（この場合にはＩ１０チャンネル及び処理装置）が同 時且つ独立にアクセスすることのできる記憶装置である。これにより、第６図に 示されたような特別の仲裁・制御回路の必要性をなくする。

第６図には、以下のように一時的に、動作するラッチ／ＦＩＦＯメモリバッファ ３８を含む別の機構２４が示されている。

データ転送の方向に依存して処理装置又はポートによりデータがバッファ３８に 与えられる。ＦＩＦＯ（先入れ先出しバッファ）はデータ利用可能信号の受信時 にデータをバッファへ読込む。

データ要求信号の受信時に、ＦＩＦＯはデータを書き出す。

ポート及び処理装置は（上述のハンドシェイクの信号を用いて）直接通信するこ とができるけれども、バッファが満杯になるまで、ＦＩＦＯは処理装置又はポー トが短時間の間異なる速度でデータを転送することを可能にする。

この発明を構成する種々の素子は、モジニール状に配列し、分布型又はパイプラ イン型の動作を与えるように相互接続することができる。例えば、単一の印刷配 線板を用いて、処理装置の行及びそのバッファ・制御機構２４と共働する関連の チャンネルを備えた１１０行を提供することができる。処理装置を別個の印刷配 線板上に設けることもできる。第７図では、分布型動作モードが実現されている 。第８図においては、種々の素子は、分布型及びパイプライン型の両モードにお いて採用され得る構成を与えるように選択される。この配置においては、二つの 別個のＩ１０チャンネル印刷配線板が使用される。任意数のＩ１０ボードを母線 上に配置し、処理装置配列の一つの行として相互接続することができる。配列の 任意の行は一組のＩ１０ボードと関連のチャンネルとを有することができる。

第７図には、計算機５０に結合された母線の形のチャンネル２６が示されている 。表示装置５２も計算機５ｏに接続されている。この構造は、分布型及びパイプ ライン型の処理モードに構成され、良好に作動した。英国ブリストルのインモス 社によって製造される「インモス・トランスピユータ（Ｉｎｍｏｓ　Ｔｒａｎｓ ｐｕｔｅｒ）Ｊが処理装置として使用された。制御ノードも同じトランスピユー タテアった。機構２４はダイナミック・ランダム・アクセス記憶装置であった。

Ｉ１０チャンネル２６は工業標準ＶＭＥ母線で実現された。使用されたホスト計 算機５０は［サン（Ｓｕｎ）Ｊワークステーションであった。仲裁は、母線要求 ／許可、読圧し／書込み、データ利用可能／要求及びアクノリジ信号を用いた定 義された母線プロトコルによって通常の方法で達成された。

各記憶装置と関連した異なった記憶容量をそれぞれ有する三つの個別の印刷配線 板が実現された。更に、これらの印刷配線板の一つは、第２図に示すように四つ の処理装置を備えた１１０行を実現した。これらの印刷配線板は上記のように相 互接続され、トロイダル配列における種々の行長さ及び列高さを持った４個の処 理装置から９６個の処理装置に及ぶ種々の大きさの計算機を構成する。これらの 計算機は、大全のデータ集合を処理する間、並列処理装置に対する重大な通信上 の隘路に遭遇することなく、ワークステーション・ホスト（ｗｏｒｋｓｔａｔｉ ｏｎ　ｈｏｓｔ）の性能の７０倍もの性能を示した。

この発明を用いると、処理装置配列のＩ１０侑造を容易に変更することができる 。パイプライン型の応用に対しては、第８図に示されたように、一つの行におけ る一つのＩ１０チャンネルはデータ入力として機能し、別のＩ１０チャンネルは データ出力として機能することができる。そこで、データは各段で処理されて構 造を流れる。より高速又はより低速のデータ、スループットが要求される場合に は、配列（及び関連の１１０行）は、処理装置の数を一定に保ちながら、より広 く又はより狭くされる。その代りに、処理速度が変わり、Ｉ１０スルーブツト速 度が一定に保たれる場合には、配列は処理装置の非Ｉ１０行（ｎｏｎ　−Ｉ　／ 　ＯｒｏνＳ）を除去し又は追加することによって、より高く又はより短くする ことができる。処理装置の追加又は削除により、処理速度が変わるが、Ｉ１０ハ ードウェアは追加されない。これは、計算能力及びＩ１０スループットの両方に 対して費用効率がよくフレキシブルな性能を与える。

上述のように、第８図は分布型処理に対しても同様に十分に使用し得る。異なる Ｉ１０チャンネルをデータ源及び／又は行先として使用し得る。

複数のＩ１０チャンネルを持つことにより、付加的な能力が提供される。処理装 置配列全体はスイッチング回路網として動作することができる。データをソース Ｉ１０チャンネルから読み込んで別のＩ１０チャンネルへ向けることができる。

効　果 この発明は、トロイダル接続された分布記憶型並列計算機のための改善されたＩ １０性能を提供する。この発明は、処理装置とＩ１０ハードウェアとの要件の間 に費用効率よく均衡を保って、多命令・多データ（ＭＩＭＤ）並列処理装置の実 用的且つフレキシブルな実現を示す。この発明は処理装置配列を利用する。配列 をより広く又はより狭くして、より多（の又はより少ない処理装置がＩ１０行上 のデータを受け入れるようにする（バッファ用ハードウェアはこの速度に適応す ることができなければならない）ことにより、データ速度を変更することができ る。単純なトーラス又はメッシユは、少なくとも一つの行又は列が各１１０経路 に対するようにして、多数の行又は列を用いることによって、任意の数のデータ Ｉ１０経路を持つことができる。上の考察は、種々の必要性をパイプライン型及 び分布型の処理に対する大きなＩｌｏの要件に合致させる際に、大きなフレキシ ビリティを与える。共通の行と関連したバッファも、異なる応用の要件を満たす ように１１０行を拡張又は追加することによって大きさを適応させることができ るデータ記憶装置のためのローカル・キャッシュ（ｌｏｃａｌ　ｃａｃｈｅ）と して機能することができる。行に対して高速インターフェースを設けることによ って、個々の処理装置及びその相互接続部を比較的低速、簡単且つ安価にするこ とができる。

更に、複数のＩ１０チャンネルが使用される場合には、処理装置配列は単純なス イッチング回路網として機能することができる。

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Claims (5)

【特許請求の範囲】
1. １．各々が独立した記憶装置を有する処理装置の行を備えたトロイダル接続され た分布記憶型並列計算機において、ａ）少なくとも一つの共通Ｉ／Ｏチャンネル と、ｂ）前記共通のＩ／Ｏチャンネルに接続されるようになされた前記処理装置 （Ｉ／Ｏ）の行と、 ｃ）各々が前記Ｉ／Ｏ行の特定の処理装置と関連した複数のバッファ機構であっ て、各バッファ機構が、Ｉ／Ｏ行の任意の所与のＩ／Ｏ処理装置がそのバッファ 機構を、Ｉ／Ｏチャンネルによるバッファ機構へのアクセスとは無関係に且つ前 記Ｉ／Ｏ行における他の処理装置のバッファ機構へのアクセスとは無関係に、ア クセスすることができるように、Ｉ／Ｏチャンネルに処理装置を接続するように なされ、もってデータ分布が有効に容易化される複数のバッファ機構と、を具備 することを特徴とする計算機。
2. ２．各々が異なるＩ／Ｏ行をアクセスする二つのＩ／Ｏチャンネルと、各Ｉ／Ｏ チャンネル及びその特定のＩ／Ｏ行とに、関連する複数のバッファ機構とを備え る請求項１記載の計算機。
3. ３．各バッファ桜樹が二重ポート記憶装置を含む請求項１記載の計算機。
4. ４．各バッファ機構がラッチ型にＦＩＦＯバッファを含む請求項１記載の計算機 。
5. ５．第１のＩ／Ｏチヤンネルが入力データを並列に受信して該データをそのＩ／ Ｏ行に供給し、第２のＩ／ＯチャンネルがそのＩ／Ｏ行から処理済みのデータを 受信して該データを並列出力として送出する請求項２記載の計算機。