JPH04257949A - キャッシュメモリ装置 - Google Patents

キャッシュメモリ装置

Info

Publication number
JPH04257949A
JPH04257949A JP3268782A JP26878291A JPH04257949A JP H04257949 A JPH04257949 A JP H04257949A JP 3268782 A JP3268782 A JP 3268782A JP 26878291 A JP26878291 A JP 26878291A JP H04257949 A JPH04257949 A JP H04257949A
Authority
JP
Japan
Prior art keywords
cache memory
port
memory device
bus
ports
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP3268782A
Other languages
English (en)
Inventor
Alfons-Josef Wahr
アルフオンス‐ヨーゼフ　ワール
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens Corp
Original Assignee
Siemens Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Corp filed Critical Siemens Corp
Publication of JPH04257949A publication Critical patent/JPH04257949A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
    • G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ｍ個のバス端子を有す
るキャッシュメモリ装置に関する。
【０００２】
【従来の技術】計算機アーキテクチュアでキャッシュメ
モリは知られている。キャッシュメモリはデータ処理装
置のなかの相い異なるデータ流れ速度の互いに通信する
機能ユニットの間のバッファメモリとしての役割をする
。例として主メモリから処理すべき命令を与えられる命
令プロセッサがあげられ得る。これらの命令はプロセッ
サに、比較的大きいメモリ容量を有する主メモリにおい
て可能なアクセス時間よりも短いアクセス時間で与えら
れなければならない。これを解決するため、主メモリと
命令プロセッサとの間に、小さいメモリ容量で短いアク
セス時間を有するキャッシュメモリがバッファメモリと
して挿入される。キャッシュメモリは、プログラム遂行
の間に命令プロセッサから要求されるデータおよび命令
が高い確率でキャッシュメモリのなかに位置しており、
それによって短いアクセス時間で与えられ得るように動
作させられる。
【０００３】大規模集積の可能性を完全に利用し得るた
めに、またプロセッサの能力を高めるために、計算機実
現の際に次第に計算機ハードウェアコアとならんでキャ
ッシュメモリがオンチップに集積されるようになった。 その際に留意すべきこととして、キャッシュメモリの容
量がますます高められることである。このことは、キャ
ッシュメモリが単一のＣＰＵによりもはや完全に能力を
利用されないことに通ずる。
【０００４】
【発明が解決しようとする課題】本発明の課題は、１つ
のキャッシュメモリを有するキャッシュメモリ装置であ
って、キャッシュメモリが１つのＣＰＵにより使用され
得るだけではなく複数のＣＰＵにより使用され得るキャ
ッシュメモリ装置を提供することである。
【０００５】
【課題を解決するための手段】この課題は請求項１の特
徴により解決される。
【０００６】キャッシュメモリは１つまたは複数のキャ
ッシュメモリバンクから成り得る。キャッシュメモリバ
ンクへのアクセスは一方向性ポートまたは双方向性ポー
トとして実現され得るのキャッシュメモリポートを介し
て行われる。本発明のためにいまこれらのポートの数は
、たとえばＣＰＵまたはプロセッサ要素、命令機構のよ
うなプロセッサのユニットにまたは主メモリに通ずるバ
スと接続されているバス端子の数よりも小さく選定され
得る。その場合、結合領域により、各バス端子がキャッ
シュメモリのポートと接続可能であることが達成される
。
【０００７】結合領域は通常の仕方で接続回路網、クロ
スバー分配器またはクロスバースイッチとして実現され
得る。結合領域は、それぞれ１つのバス端子をキャッシ
ュメモリの１つのポートと接続可能にする結合要素を含
んでいる。その際に、キャッシュメモリのポートをｉ語
幅に選定し、結合要素の相応の制御を介して並列に複数
のバス端子を１つまたはそれ以上のキャッシュメモリポ
ートと接続可能であるようにすることは目的にかなって
いる。
【０００８】
【実施例】以下、図面に示されている実施例により本発
明を一層詳細に説明する。
【０００９】図１によれば、プロセッサＰはｎ個のプロ
セッサ要素（計算機構またはＣＰＵとも呼ばれる）、実
施例では４つのプロセッサ要素ＰＥ０ないしＰＥ３、キ
ャッシュメモリ装置ＣＡ、命令機構ＩＵ、レジスタバン
クＲＧおよび場合によっては制御メモリＣＳから成って
いる。プロセッサＰはキャッシュメモリ装置ＣＡを介し
て主メモリＭＭと接続されている。
【００１０】プロセッサ要素ＰＥ０ないしＰＥ３はバス
ＤＢ０ないしＤＢ３を介してキャッシュメモリ装置ＣＡ
と接続されており、それらはさらにＩＢ０ないしＩＢ３
を介して命令機構ＩＵと、レジスタバスＲＢを介してレ
ジスタバンクＲＧと、また導線ＭＩ０ないしＭＩ３を介
して制御メモリＣＳと接続されている。制御メモリＣＳ
のなかには、プロセッサ要素ＰＥ０ないしＰＥ３の機能
のために必要なマイクロプログラムが収納されている。 主メモリＭＭがバスＰＩ−ＷＭを介してキャッシュメモ
リ装置ＣＡと接続されているのと同じように、命令機構
ＩＵは同じくキャッシュメモリ装置ＣＡと接続されてい
てよい。さらに、命令機構ＩＵがレジスタバンクＲＧと
バスＲＢＩを介して接続され得る。
【００１１】プロセッサＰから以下にキャッシュメモリ
装置ＣＡの構成を説明する。キャッシュメモリ装置ＣＡ
は図２によればキャッシュメモリＣＳＢ、結合領域ＫＦ
およびキャッシュメモリ制御部ＣＣＵから成っている。 キャッシュメモリＣＳＢは１つまたは複数のメモリバン
クから成っていてよく、また公知の構成である。キャッ
シュメモリＣＳＢは、実施例では一方向性に実現されて
いるキャッシュメモリポートＷＰ０、ＲＰ０、ＲＰ１、
ＲＰ２を有する。ポートＷＰ０（複数の書込みポートで
あり得る）はキャッシュメモリの書込みの役割をし、ポ
ートＲＰ０ないしＲＰ２はキャッシュメモリからの読出
しの役割をする。これらのキャッシュメモリポートは結
合領域ＫＦとキャッシュメモリＣＳＢのインタフェース
を形成している。
【００１２】結合領域ＫＦは、結合領域ＫＦのマトリッ
クス点ＭＰに配置されている結合要素ＢＫから成ってい
る。これらのマトリックス点ＭＰでポート接続線ＰＡＳ
がバス接続線ＢＡＳと交叉しており、それらのバス端子
ＢＡにプロセッサ要素ＰＥのバスＤＢ、主メモリＭＭへ
のバスＰＩ−ＭＭおよび命令機構ＩＵへの命令バスＤＢ
Ｉが接続されている。結合要素ＢＫによりこうしてバス
がポートと接続され得る。
【００１３】バスは１つまたは複数の語の幅を有してよ
く、同様のことがキャッシュメモリポートにもあてはま
る。これらも１つまたは複数の語の幅を有して図２の実
施例ではたとえば、バスＤＢ０…ＤＢ３は１語の幅であ
り、他方においてバスＤＢＩおよびＰＩ−ＭＭならびに
ポートは４語の幅である。一般にバスはｉ語の幅であり
、ポートはｊ語の幅である（ｉ、ｊは整数）。
【００１４】結合要素ＢＫの制御はキャッシュメモリ制
御部ＣＣＵにより行われる。これは制御信号Ｓ−ＫＦを
発生し、これらの制御信号が結合領域ＫＦに供給され、
またそこで個々の結合要素ＢＫを制御する。そのために
キャッシュメモリ制御部ＣＣＵは制御信号Ｓ−ＲＥ、リ
クエスト信号をバスＤＢ、ＤＢＩ、ＰＩ−ＭＭを介して
受け、またキャッシュメモリＣＳＢへのアクセスが実行
可能であれば、Ｓ−ＡＣにより受信確認する。そのため
に必要なキャッシュメモリＣＳＢの制御は制御信号Ｓ−
ＣＳＢを介して行われる。
【００１５】図２には結合領域ＫＦの第１の実現例が示
されている。結合領域ＫＦのマトリックス点ＭＰには、
キャッシュメモリポートが有する語幅と同数の複数の結
合要素ＢＫが位置している。実施例ではキャッシュメモ
リポートは４語幅であるので、マトリックス点ＭＰには
それぞれ４つの結合要素ＢＫが配置されている。これら
のマトリックス点ＭＰあたりの結合要素は別々に制御可
能であるので、並列に４語までがキャッシュメモリポー
トを介してキャッシュメモリＣＳＢへ伝送され、または
そこで読出されることが可能である。その際に書込みの
ためにはキャッシュメモリポートＷＰ０が、また読出し
のためにはキャッシュメモリポートＲＰ０ないしＲＰ２
が使用される。
【００１６】プロセッサ要素ＰＥに対して必要な書込み
ポートＷＰの数ｐはほぼ下式（１）により見積もられる
： ｐ＝［ＷＷ　＋　ＷＷ−Ｍｉｓｓ　＊　ｔＷ−Ｌａ］　
＊　ｎ　＊　ＷＰＢｉ／ｆ　　　　　　　　　　　　　
　　　（１）ここで、ｐ＝書込みポートの数、ｗＷ＝書
込みアクセス確率、ＷＷ−Ｍｉｓｓ＝キャッシュメモリ
ミスの確率、ｔＷ−Ｌａ＝主メモリへの書込みアクセス
時間、ＷＰＢｉ＝データバスＤＢの平均アクセス確率、
ｎ＝接続されるプロセッサユニットＰＥの数、ｆ＝並列
性係数（どれだけ多くのアクセスが平均してポートあた
り可能か）。
【００１７】たとえばＷＷ＝０，２、ＷＷ−Ｍｉｓｓ＝
０，１、ｔＷ−Ｌａ＝４、ＷＰＢｉ＝０，５およびｆ＝
４が選ばれ得る。その場合、およそｐ＝１の書込みポー
トが必要であることになる。
【００１８】読出しポートＲＰの数ｋは相応の仕方でほ
ぼ（２）式により計算される： ｋ＝［Ｗｒ　＋　Ｗｒ−Ｍｉｓｓ　＊　ｔｒ−Ｌａ］　
＊　ｎ　＊　ＷＰＢｉ／ｆ　　　　　　　　　　　　　
　　　（２）ここで、ｋ＝読出しポートの数、ｗｒ＝読
出しアクセス確率、Ｗｒ−Ｍｉｓｓ＝キャッシュメモリ
ミスの確率、ｔｒ−Ｌａ＝主メモリへの読出しアクセス
時間、ＷＰＢｉ＝データバスＤＢの平均アクセス確率、
ｎ＝接続されるプロセッサユニットＰＥの数、ｆ＝並列
性係数（どれだけ多くのアクセスが平均してポートあた
り可能か）。
【００１９】例としてＷｒ＝０，８、Ｗｒ−Ｍｉｓｓ＝
０，１、ｔｒ−Ｌａ＝４、ＷＰＢｉ＝０，５、ｆ＝２が
選ばれ得る。その場合、読出しポートＲＰのおよその数
はｋ＝１となる。
【００２０】図３には結合領域ＫＦの第２の実現例が示
されている。ここではマトリックス点ＭＰあたり、バス
端子線ＢＡＳをキャッシュメモリポートと接続し得るた
だ１つの結合要素ＢＫが設けられている。複数の語幅の
キャッシュメモリポートへの伝送すべき語の分配はマル
チプレクサＷＭにより行われる。この実現例により結合
要素ＢＫの数が節減され、またそれによって費用がかな
り減ぜられる。
【００２１】図４には結合領域ＫＦの第３の実現例が示
されている。ここでは結合領域ＫＦのマトリックス点あ
たり２つの結合要素ＢＫが設けられており、これらを介
して各バス端子線ＢＡＳが２つのポート接続線と結合可
能である。４語幅のポートへの分配はやはりマルチプレ
クサＷＭにより行われる。
【００２２】命令機構ＩＵが固有の読出しポート、たと
えばＲＰ１を利用することは目的にかなっており、この
場合、プロセッサ要素ＰＥはこの読出しポートにアクセ
スし得ないか、低い優先順位でのみアクセスし得るかで
ある。相応のことが主メモリＭＭに対してもあてはまる
。プロセッサ要素ＰＥに無関係にデータをキャッシュメ
モリから主メモリＭＭに書込み得るように、無関係な読
出しポート、たとえばＲＰ０が望ましい。同じく固有の
書込みポートが設けられ得る。
【００２３】キャッシュメモリ制御部ＣＣＵは制御信号
Ｓ−ＫＦにより結合領域ＫＦを制御し、また制御信号Ｓ
−ＣＳＢによりキャッシュメモリＣＳＢを制御する。さ
らに、バスＤＢからキャッシュメモリ制御部ＣＣＵに供
給されるリクエスト信号Ｓ−ＲＥのような制御信号が処
理され、またその際に起こり得るアクセス衝突が局部化
または除去される。プロセッサ要素ＰＥから到来するリ
クエスト信号Ｓ−ＲＥは決められた優先順位に従って処
理される。結合要素ＢＫの制御によりｉ語幅のポート上
で２つまたはそれ以上、最大ｉ、のアクセスが並列に行
われ得る。各語に対する語アドレスはバスからキャッシ
ュメモリポートへ通される。要求Ｓ−ＲＥはキャッシュ
メモリ制御部によりＳ−ＡＣにより受信確認される。ミ
スの場合には、必要な主メモリアクセスがレリーズされ
、また新しいデータがキャッシュメに伝送される。
【００２４】キャッシュメモリ制御部ＣＣＵの動作のた
めにはこうして、バスＤＢまたはＰＩ−ＭＭからキャッ
シュメモリ制御部へ、またそこから結合領域、キャッシ
ュメモリＣＳＢまたはデータバスＤＢ、ＰＩ−ＭＭへ通
ずる制御信号が用いられている。たとえば、キャッシュ
メモリ制御部のなかに含まれているマイクロプログラム
により相応の制御信号がレリーズされ得る。
【００２５】結合要素は公知の構成のバス結合器であり
得る。それらはｊ語幅のデータをバス上に通すのに適し
ていなければならない。実施例でバスが１語幅であり、
またたとえば語が３６ビットを有するならば、結合要素
は３６ビットをスイッチングすることができなければな
らない。命令バスＤＢＩおよびメモリバスＰＩ−ＭＭに
対する結合要素ＫＥは、ｉ語幅の情報語をキャッシュメ
モリＣＳＢから読出し、またそこへ書込むことが可能で
あるように、図面に相応して配置されていてよい。キャ
ッシュメモリポートは通常の仕方で構成され得る。
【図面の簡単な説明】
【図１】複数のプロセッサ要素を有するプロセッサのブ
ロック回路図。
【図２】キャッシュメモリ装置の第１の実施例。
【図３】キャッシュメモリ装置の第２の実施例。
【図４】キャッシュメモリ装置の第３の実施例。
【符号の説明】
ＢＡ　　バス端子 ＢＡＳ　　バス接続線 ＢＫ　　結合要素 ＣＡ　　キャッシュメモリ装置 ＣＣＵ　　キャッシュメモリ制御部 ＣＳ　　制御メモリ ＣＳＢ　　キャッシュメモリ ＤＢ　　データバス ＤＢＩ　　命令バス ＩＵ　　命令機構 ＫＦ　　結合領域 ＭＩ　　導線 ＭＭ　　主メモリ ＭＰ　　マトリックス点 Ｐ　　　　プロセッサ ＰＡＳ　　ポート接続線 ＰＥ　　プロセッサ要素 ＰＩ−ＭＭ　　メモリバス ＲＢ　　レジスタバス ＲＢＩ　　バス ＲＧ　　レジスタバンク ＲＰ　　キャッシュメモリ読出しポートＷＭ　　マルチ
プレクサ

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】　　ｍ個のバス端子（ＢＡ）を有するキャ
    ッシュメモリ装置において、キャッシュメモリ（ＣＳＢ
    ）からのデータの読出しのためのｋ（ｋ＜ｍ）個のキャ
    ッシュメモリポート（ＲＰ）およびキャッシュメモリへ
    のデータの書込みのためのｐ（ｐ＜ｍ）個のキャッシュ
    メモリポート（ＷＰ）を有するキャッシュメモリ（ＣＳ
    Ｂ）と、キャッシュメモリポートとバス端子（ＢＡ）と
    の接続を形成するための制御可能な結合要素（ＢＫ）を
    有する結合領域（ＫＦ）と、結合領域（ＫＦ）の結合要
    素（ＢＫ）を制御するためのキャッシュメモリ制御部（
    ＣＣＵ）とを含んでいることを特徴とするキャッシュメ
    モリ装置。
  2. 【請求項２】　　プロセッサ（Ｐ）の主メモリ（ＭＭ）
    がメモリバス（ＰＩ−ＭＭ）を介して結合領域（ＫＦ）
    と接続されていることを特徴とする請求項１記載のキャ
    ッシュメモリ装置。
  3. 【請求項３】　　プロセッサ（Ｐ）のユニット（ＩＵ、
    ＰＥ）がバス（ＤＢ）を介して結合領域（ＫＦ）と接続
    されていることを特徴とする請求項１または２記載のキ
    ャッシュメモリ装置。
  4. 【請求項４】　　キャッシュメモリ（ＣＳＢ）が別々に
    制御可能なキャッシュメモリバンクから成っていること
    を特徴とする請求項１ないし３の１つに記載のキャッシ
    ュメモリ装置。
  5. 【請求項５】　　結合要素（ＢＫ）によりバス端子（Ｂ
    Ａ）が並列にキャッシュメモリ（ＣＳＢ）に接続可能で
    あることを特徴とする請求項１ないし４の１つに記載の
    キャッシュメモリ装置。
  6. 【請求項６】　　キャッシュメモリの各ポートがｉ語幅
    であり、またバスがｊ語幅であり、また並列に最大ｉ語
    がプロセッサのなかに含まれているプロセッサ要素（Ｐ
    Ｅ）からキャッシュメモリへ接続可能であることを特徴
    とする請求項５記載のキャッシュメモリ装置。
  7. 【請求項７】　　結合領域（ＫＦ）がマトリックス点（
    ＭＰ）に結合要素（ＢＫ）を有するマトリックスから成
    っており、また結合要素（ＢＫ）の行がバス端子（ＢＡ
    ）に接続されており、列がキャッシュメモリポートのポ
    ート端子線（ＰＡＳ）であることを特徴とする請求項２
    ないし６の１つに記載のキャッシュメモリ装置。
  8. 【請求項８】　　マトリックス点（ＭＰ）に、ｊ語幅の
    バス端子線とｉ語幅のポート端子線（ＰＡＳ）とを接続
    するためのｉ個の結合要素（ＢＫ）が配置されているこ
    とを特徴とする請求項７記載のキャッシュメモリ装置。
  9. 【請求項９】　　マトリックス点（ＭＰ）あたり１つの
    結合要素（ＫＥ）が設けられており、またキャッシュメ
    モリポートとポート端子線との間に、ｊ語幅のポート端
    子線をｉ語幅のキャッシュメモリポートに分配する語マ
    ルチプレクサ（ＷＭ）が配置されていることを特徴とす
    る請求項７記載のキャッシュメモリ装置。
  10. 【請求項１０】　　マトリックス点（ＭＰ）あたり２つ
    （またはそれ以上）の結合要素（ＫＥ）が設けられてお
    り、またキャッシュメモリポートとポート端子線との間
    に、結合要素の列あたり、２つ（またはそれ以上）のポ
    ート端子線をｉ語幅のキャッシュメモリポートに分配す
    る語マルチプレクサ（ＷＭ）が配置されていることを特
    徴とする請求項７記載のキャッシュメモリ装置。
  11. 【請求項１１】　　別々の書込みポート（ＷＰ）および
    読出しポート（ＲＰ）が設けられていることを特徴とす
    る請求項７ないし１０の１つに記載のキャッシュメモリ
    装置。
  12. 【請求項１２】　　書込みポートの数ｐがだいたい次式
    ｐ＝［ＷＷ　＋　ＷＷ−Ｍｉｓｓ　＊　ｔＷ−Ｌａ］　
    ＊　ｎ　＊　ＷＰＢｉ／ｆここで、ｐ＝書込みポートの
    数、ｗＷ＝書込みアクセス確率、ＷＷ−Ｍｉｓｓ＝キャ
    ッシュメモリミスの確率、ｔＷ−Ｌａ＝主メモリへの書
    込みアクセス時間、ＷＰＢｉ＝データバスＤＢの平均ア
    クセス確率、ｎ＝接続されるプロセッサユニットＰＥの
    数、ｆ＝並列性係数（どれだけ多くのアクセスが平均し
    てポートあたり可能か）に従って決定されることを特徴
    とする請求項１１記載のキャッシュメモリ装置。
  13. 【請求項１３】　　読出しポートの数ｋがだいたい次式
    ｋ＝［Ｗｒ　＋　Ｗｒ−Ｍｉｓｓ　＊　ｔｒ−Ｌａ］　
    ＊　ｎ　＊　ＷＰＢｉ／ｆここで、ｋ＝読出しポートの
    数、ｗｒ＝読出しアクセス確率、Ｗｒ−Ｍｉｓｓ＝キャ
    ッシュメモリミスの確率、ｔｒ−Ｌａ＝主メモリへの読
    出しアクセス時間、ＷＰＢｉ＝データバスＤＢの平均ア
    クセス確率、ｎ＝接続されるプロセッサユニットＰＥの
    数、ｆ＝並列性係数（どれだけ多くのアクセスが平均し
    てポートあたり可能か）に従って決定されることを特徴
    とする請求項１１記載のキャッシュメモリ装置。
  14. 【請求項１４】　　命令機構（ＩＵ）に対して固有の読
    出しポートがキャッシュメモリに設けられていることを
    特徴とする請求項１ないし１３の１つに記載のキャッシ
    ュメモリ装置。
  15. 【請求項１５】　　主メモリ（ＭＭ）に対してキャッシ
    ュメモリの固有の読出しポートまたは書込みポートが設
    けられていることを特徴とする請求項１ないし１４の１
    つに記載のキャッシュメモリ装置。
JP3268782A 1990-09-26 1991-09-20 キャッシュメモリ装置 Withdrawn JPH04257949A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE4030435.3 1990-09-26
DE4030435 1990-09-26

Publications (1)

Publication Number Publication Date
JPH04257949A true JPH04257949A (ja) 1992-09-14

Family

ID=6415009

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3268782A Withdrawn JPH04257949A (ja) 1990-09-26 1991-09-20 キャッシュメモリ装置

Country Status (3)

Country Link
US (1) US5287480A (ja)
EP (1) EP0477595A3 (ja)
JP (1) JPH04257949A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7360024B2 (en) 2002-11-01 2008-04-15 Semiconductor Technology Academic Research Center Multi-port integrated cache

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5636358A (en) * 1991-09-27 1997-06-03 Emc Corporation Method and apparatus for transferring data in a storage device including a dual-port buffer
JP3451099B2 (ja) 1991-12-06 2003-09-29 株式会社日立製作所 外部記憶サブシステム
US5752066A (en) * 1992-01-06 1998-05-12 International Business Machines Corporation Data processing system utilizing progammable microprogram memory controller
JPH0756815A (ja) * 1993-07-28 1995-03-03 Internatl Business Mach Corp <Ibm> キャッシュ動作方法及びキャッシュ
WO1996007139A1 (en) * 1994-09-01 1996-03-07 Mcalpine Gary L A multi-port memory system including read and write buffer interfaces
US5893147A (en) * 1994-12-22 1999-04-06 Intel Corporation Method and apparatus for distinguishing system memory data from alternative memory data in a shared cache memory
US5940466A (en) * 1997-10-29 1999-08-17 Micron Electronics, Inc. Apparatus for counting parts in a tray
US6161153A (en) * 1998-07-30 2000-12-12 Micron Technology, Inc. Method for sharing data buffers from a buffer pool
US6282589B1 (en) 1998-07-30 2001-08-28 Micron Technology, Inc. System for sharing data buffers from a buffer pool
FR2797969A1 (fr) * 1999-08-31 2001-03-02 Koninkl Philips Electronics Nv Dispositif a plusieurs processeurs partageant une memoire collective
US7249242B2 (en) * 2002-10-28 2007-07-24 Nvidia Corporation Input pipeline registers for a node in an adaptive computing engine
US7873776B2 (en) * 2004-06-30 2011-01-18 Oracle America, Inc. Multiple-core processor with support for multiple virtual processors
US7685354B1 (en) * 2004-06-30 2010-03-23 Sun Microsystems, Inc. Multiple-core processor with flexible mapping of processor cores to cache banks

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4158235A (en) * 1977-04-18 1979-06-12 Burroughs Corporation Multi port time-shared associative buffer storage pool
US4449183A (en) * 1979-07-09 1984-05-15 Digital Equipment Corporation Arbitration scheme for a multiported shared functional device for use in multiprocessing systems
EP0214718A3 (en) * 1985-07-22 1990-04-04 Alliant Computer Systems Corporation Digital computer
AU601385B2 (en) * 1985-12-28 1990-09-13 Hewlett-Packard Company Disk-drive-compatible magnetic tape cartridge with tape-positioning guide for accurately positioning magnetic tape with respect to disk drive head
JPS63257853A (ja) * 1987-04-03 1988-10-25 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン キヤツシユ・メモリ・システム
US5056015A (en) * 1988-03-23 1991-10-08 Du Pont Pixel Systems Limited Architectures for serial or parallel loading of writable control store
US4975872A (en) * 1988-11-17 1990-12-04 Matsushita Electric Industrial Co., Ltd. Dual port memory device with tag bit marking

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7360024B2 (en) 2002-11-01 2008-04-15 Semiconductor Technology Academic Research Center Multi-port integrated cache
US7694077B2 (en) 2002-11-01 2010-04-06 Semiconductor Technology Academic Research Center Multi-port integrated cache

Also Published As

Publication number Publication date
US5287480A (en) 1994-02-15
EP0477595A3 (en) 1992-11-19
EP0477595A2 (de) 1992-04-01

Similar Documents

Publication Publication Date Title
EP1665056B1 (en) Multiple processor system and method including multiple memory hub modules
JPH04257949A (ja) キャッシュメモリ装置
CA1307352C (en) Shared memory controller arrangement
JPH03500585A (ja) トロイダル接続された分布記憶装置型並列計算機のための増強された入出力アーキテクチャ
US6658529B2 (en) Broadcast system in disk array controller
US5471639A (en) Apparatus for arbitrating for a high speed direct memory access bus
US6002883A (en) System with intersystem information links for intersystem traffic having I/O traffic being transmitted to and from processor bus via processor means
US6308244B1 (en) Information processing apparatus with improved multiple memory access and control
JPH09506731A (ja) マルチプロセッサ・システム用バス構造
US6467018B1 (en) Method and apparatus for addressing individual banks of DRAMs on a memory card
JPH0227696B2 (ja) Johoshorisochi
Markussen et al. NVME over PCIE fabrics using device lending
US6295477B1 (en) Bus coupler between a system bus and a local bus in a multiple processor data processing system
JPH03100991A (ja) 共有メモリ
EP1990725B1 (en) Central processing unit, central processing unit control method, and information processing system
US20060064553A9 (en) Data processing apparatus and system and method for controlling memory access
JPH01142849A (ja) 加入者線信号装置
JPS6217879Y2 (ja)
JPS6347856A (ja) メモリシステム
JPS63217460A (ja) バツフア制御回路
JPH01266651A (ja) 半導体メモリ装置
JPH04257944A (ja) 制御メモリ
JPS6381689A (ja) 半導体記憶装置
JPS59106024A (ja) Ｄｍａ制御装置
JPH0642266B2 (ja) メモリアクセス回路

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19981203