JPH03500593A - 集積回路を電気的に非活性化する装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 集積回路を電気的に非活性化する装置 本発明は集積回路を接地と信号出力端子及び／又は接地と電源ライン間に接続さ れた非活性化用キャパシタの助けをかりて電気的に非活性化する（ｄｅａｃｔｉ ｖａｔｊｎｇ　ｅｌｅｃｔｒｊｃａｌｌｙ）装置に関する。

極めて多数の高速動作の集積回路、いわゆるＩＣ回路、が１つのユニット、例え ば計算機またはデータ処理装置に一緒に接続されていると、やっかいな妨害現象 が発生する。例えば、装置の動作が、一方では、他の計算機、ラジオ受信機、テ レビ受信機等の周辺機器の影響により妨害され、他方では、装置自体が前記の周 辺機器に妨害的影響を及ぼし、それにより誤りの結果を発生させ、または結果の 発生を全く無くすることになる。前記の妨害は電磁的妨害（ＥＭＩ）であり、こ れは放射性かまたは導電体伝達性のものである。

単に妨害として表現されるこの問題に加えて、装置が信号を発生し、該信号が装 置自体から遠隔の位置において捕捉され、非許可のまたは秘密の情報、いわゆる 秘密漏洩信号（ｒｅｖｅａｌｉｎｇ　ｓｉｇｎａｌｓ）を得るのに用いられると いう危険性がこれらの問題点はすべて従来技術において知られている。

したがって、関連する装置を金属容器に収容し、および、入力および出力信号を 濾波することにより周囲機器はこれらの信号から遮蔽されることができる。しか し、問題の装置が、表示装置、可視表示スクリーン、キイボード、等を包含する ときは、前記の金属容器に収容することは極めて高価格になりまた実行困難なこ とになる。さらに、この金属容器に収容することは装置の内部における妨害に対 しては救済策にはならない。内部妨害に対する安全保護のためには、ＩＣ回路の 場合には、回路板またはカード上において電源と接地の間にキャパシタを包含さ せることが標準的な慣行である。

しかしこの解決策は幾つかの短所があり、厄介なものである。例えば、この解決 策は特に有効なものではなく、また、秘密漏洩性の信号または電磁的妨害の信号 に対しては救済策にはならない。さらに、この解決策のために要求される装置は 、コンパクトな装置において過大のスペースを必要とする。

文献に数多く記述されているその他の解決策は、ＩＣ回路の上方または下方に装 着させるためのフェライト濾波器、フェライト板、多層回路板、および平坦なキ ャパシタを包含する。その他の可能性としては、ＩＣ回路の上方に１個以上のキ ャパシタを密接配列状に装着することである。しかしこの解決策もまた非効率的 なものである。

このような知られている解決策のいずれも、能率的な適用を充分に行うには有効 ではなくまた構成簡単なものではなく、特に実際の装着に対して有効ではなくま た構成簡単なものではない。

したがって、本発明の目的は、ＩＣ回路を電気的に非活性化する問題に対して簡 単な、廉価な、かつ有効な解決策を提供することにある。

この目的は本発明によれば、そのようなＩＣ回路の下面または上面の少くとも主 要な部分を金属箔で被覆し、該金属箔が回路の接地接続部に、該金属箔の縁へと 延びる短形の導体により接続されており、回路の信号出力端子及び／又は電源導 体が消勢用キャパシタを通って該金属箔に接続されている、ようにすることによ り達成される。この種類の装置は容易に構築することができる。該金属箔は、有 利な形態としては、ＩＣ回路の１つの側に接着されることが可能であり、その場 合に該金属箔はＩＣ回路の端面と同一水準にあり、この目的のためには自己接着 性であることが可能である。この場合に、非活性化用キャパシタの接続は極めて 実用的なものになり、このことは特にこれらのキャパシタの１つ以上がチップキ ャパシタから成り、該チップキャパシタが一方ではそれぞれの信号出力端子また は電源導体の間に、他方では該金属箔の縁における隣接する点の間にはんだ付け される場合に、極めて実用的なものになる。

本発明による集積回路の非活性化は、有効な非活性化が依存するところの基準の すべてを満足するのであり、その場合に、直列抵抗を低下させ、電源電圧および 信号電圧の印加面の寸法を小にしく小なる面積、小なる長さ）、ループ面積を可 及的に小にし、キャパシタ損失を小にし、接地面のインピーダンスを小にするた めに、短形の広幅の電源導体が設けられる。

本発明は以下において添付の図面を参照しつつより詳細に記述されるが、該添付 図面は、本発明の装置の例示的実施例、試験装置、および関連する試験結果の曲 線を概略的に示す。

より特定的に述べると下記のとおりである。

第１図は本発明によるＩＣ回路の透視図、第２図は試験装置の線図的図解を示す 図、第３図は試験されたＩＣ回路の接続構成をも含む回路図、第４図、第５図、 第６図、および第７図はいずれも、試験において得られた曲線を示す図である。

第１図に図示される実施例においては、従来の長形のカプセルの形式のＩＣ回路 １が示されており、該ＩＣ回路は上面に堅固に接着された銅箔２のシートを有す る。該カプセルの接続脚は該カプセルの２個の長辺に沿うて配置され、その場合 に接続脚３は接地端子であり、接続脚４は出力端子である。

電源接続脚５は、該カプセルの裏側に配置されている。接地接続脚３は極めて短 形の強固にはんだ付けられた導体６により銅箔２の縁に接続され、出力端子接続 脚４は強固に溶接されたチップキャパシタ７を通して該銅箔の縁に接続される。

電源接続脚５は他のチップキャパシタ８を通して該銅箔の縁に接続される。

第２図の線図的図解においては、ＩＣカプセル１は遮蔽室１０に収容されている 。ＩＣカプセル１は信号発生装置１１に接続される。該遮蔽室にはまた、２重凹 状アンテナ１２が収容され、該２重凹状アンテナはアンテナ轡幅器１３、スペク トル解析器１４、そしてプリンタ１５に接続される。

第３図に図解されるＩＣ回路１においてはＡ−Ｅの３点がマークされており、そ のうちＡおよびＥ点はＩＣカプセル１に隣接する回路板上の点であり、Ｂ、Ｃ， Ｄ点は該ＩＣカプセルの接続脚上に直接位置付けされた点である。

Ａ点とＥ点の間に結合された１５０ｎＦのキャパシタを用いて下記の測定がなさ れた。

１、計算機における正常の状態例えば最大ＥＭＩレベル５６ｄＢに対応する場合 においては、付加的な測定値はなんら測定されなかった（第４図）。

２、Ｂ点り点間に１００ｎＦ＋　４．７　ｎＦを、Ｃ点り点間に４７ｎＰ＋４、 ７　ｎＦを接続すると、最大ＥＭＩレベルは３４ｄＢであった（第５図）。

３、上記２の場合にフェライト板を適用すると、最大ＥＭニレベルは２８ｄＢで あった（第６図）。

４、　８点り点間に１００ｎＦのチップキャパシタ、Ｃ点り点間に４７ｎＦのチ ップキャパシタを接続し、前記のように銅箔を装着すると、最大ＥＭＴレベルは １３ｄＢであった（第７図）。

第４ないし第６図、および第７図かられかるように、前記の１〜３の従来形の配 置と、前記の４においてあられされる本発明による配置の間には相当の差がある 。

０　１５００　ＭＨｚ −一−＾−６１ｉ１１ｂｅＲＮ・・ＰＣ’Ｔ／ＳＥ８Ｂ１０ＯＩｔ９３

Claims (3)

【特許請求の範囲】
1. １．接地と信号出力端子の間及び／又は接地と電源導体の間に配置された非活性 化用キヤパシタにより集積回路（１）を電気的に非活性化する装置において、該 集積回路（１）の上面または下面の少くとも主要な部分が金属箔（２）により被 覆され、該金属箔が、該金属箔（２）の縁に到達する短形の導体（６）により該 集積回路の接地接続端子（３）に接続され、該金属箔が該金属箔の縁に接続され た非活性化用キヤパシタ（７，８）を通って回路信号出力端子（４）及び／又は 電源導体端子（５）に接続されている、ことを特徴とする集積回路を電気的に非 活性化する装置。
2. ２．該非活性化用キヤパシタの１つ以上がチップキヤパシタ（７，８）であり、 該チップキヤパシタが一方ではそれぞれの信号出力端子（４）または電源導体端 子（５）にはんだ付けされ、他方では該金属箔の縁部の隣接する点にはんだ付け される、 ことを特徴とする請求の範囲第１項記載の装置。
3. ３．該金属箔（２）が該集積回路（１）の１つの側面に、該側面の縁と同一面状 になるように、接着されている、ことを特徴とする請求の範囲第１項記載の装置 。