JPS5954249A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、ザーテノプ型セラミノクパソゲーソを用いた
半導体装置に関し、集積量］１８に電源、グラン１′間
のバイパスニｌン“ｙ−ンザを内蔵しよ）と４゛るもの
である。

技術の背景 半導体集積回路（ＩＣ）の高速化、ｄ’ｌ＋　４１目ｊ
′（化に件ない、電源、グランド間に接続される着１１
゛〒防１１１、誤動作、抑止用バイパス：Ｉンテンリの
ｉ′Ｊχ要１１＋か益々高まっている。従来のバイパス
−１ンー）−ンリ”ｉ、１．　Ｉ　Ｃパッケージを実装
するシリンド基板ｉｏ）電源ジインとグランＩ−ライン
間に接続されるのか一般的である。これは外界のノイズ
が電源ラインにの−ｖｃｎ：内こ二人りＩＣが誤動作Ｊ
ることを防１１゛３ることを］眼においているためＣあ
る。とこ７）か、Ｉｃか＋ｌ’ｌｉ　ｉＩ且つ高集積化
されるにつれてＩＣのマーノンか減り、またＩＧと該コ
ンデンーりとの間の電高！ソ・ｆンにう１布゛づるイン
ダクタンスがｊｌ’ｉ％　ｊｊ＋できなくなり、これに
よりＩＣ自体の電流パルスが該′：１ンう一ンリζ充分
に吸収されることなく電圧ノイズとノ：ｌ’、−ＵζＩ
（珀ｆ！か誤動作する現象か（ｉ（＆認されている。

発明の目的 本Ｑ明は、上記のバイパス：Ｉンテンリ゛をＩＣバノゲ
−シー１−乙こ１ｈ載し一ζ内外のタイスをすＪ平曲（
１，二吸収し７ようとｊ゛るものである。

発明の構成 本発明の半導体装置は、リートフレーノ、を使用し、半
導体＜Ｂ積回路チップを搭載」るり−−テップ型セラミ
、クパッケージの−・部を切欠いて該り−Ｉ・フレーム
の電源用導体パターンとその隣りに形成され、該セラミ
、クバノケーシの外９Ｊｌに番Ｊ導出されない）ｌ′−
！−ティング状態の導体パターンを−＋　ｒ！Ｂ露出さ
せ、且つ該フローティング状態の導体パターンを該半導
体集積回路千ノブを＋ｈ　・＋ｉ　する・・・−入部に
接続してグランド電位としておき、そして、これらの４
　体パターン十にバイパス用チップ−Ｉンう・ンサを載
・ｌ該、ｍｌンデテン゛の両Ｉ／ＩＡＩ電極を該導体パ
ターンのそれぞれＧこ接続してなることを’Ｉ□！ｊ徴
とするが以−［・図示の実施例を参照しなからこれをｄ
゛（、細６、二５ダ１１す目゛る。

発明の実施例 第１図は本発明の一実施例を示−４°斜視図で、１はＣ
／′Ｉつ（リーテノゾ）型のセラミック板ノう−ソ、２
はそのシールカラス層、（（はり−ｌ’　（＋’ｌｉ＾
ＩＩビン′）４；１，４ｂｌコ導体パターン、５し、１
ノ＼１バスｔンう一ンザとして用いられる多１ｉ’ｉ　
（：）、ミ７・り型の千ノゾ：１ンデンザ（容量はＩＣ
チソゾにま、）と５′＋１ノ、）′ぽ）か４１！（ね０
．０１〜５μＦ）である。Ｃ／１）型のシソミックパッ
ケージ１は２枚のセラミック板１ａ、Ｉｔ：＋の間（・
に、メタルツー１ソｌ／　−Ａ　３　　（ｉ’ｌ♀Ｉ１
１は第２図に示す）を挾１．１＋シカラス層２−ＣＩＡ
・１！着した構造“Ｃ１４２，４，ｂは長」′６向１シ
１１４部か二１字状に切欠ざオｄ−上層のセラミンク板
１ａの該切欠部（ユに露１１ローる内ｆｆじの導体パタ
ーン（リートツレ−Ｊ・の・ｔａｌｓ　＞　　ごある。

本例ではこのすＪ欠ｔ＋３に′：Ｉンう一７４〕５を搭
、１乱し、ｌ−１つその両端？［ｉ　ｔ・広５；Ｉ、５
ｔ：＋を下１月等でノ浮イ本バターン４ａ、４ｂに接着
する。

Ｃ／１〕型のセラミックパッケージ１で４１１　：：Ｉ
ンテンザ５を電源、グランド間に１゛妾快ずろ配線はリ
ートフし・−ノ・しかない６１！１１１）酩１１′ｆビ
ンｊ３の１゛１１源用ビンとクランド用ピンは油密矩形
状バノケーノＩのり」角線」−にあり、パッケージの十
１ｆｉｉ叉はト面に、】ンテンザを取イ；１６」だので
（，１該端−トビンま−この長い配線か必要である。ま
た多層セラミックパッケージのよ）６．ニパノケーソの
各層に配Ｉ）が許容Ｃきる訳ではなく、宿り得る配線４
Ｊ：　ＩＪ　−１ツレ−Ｊ・１（りごあるから、これを
利用するしかない。このツー１：フレームは、予めエツ
チング１１、）こ４．１バソう一−シでパターニングさ
れた導（本パターンを１司−のセラミック板１ａ＋にプ
リンＩ−された（・側ガラスｊ州表面に貼り伺り、その
カラス層を４５０　’Ｃ程度て４醐；するごとで該１・
側ガラスＩＨに固着し、その後ＩＣチップ６　（第２図
）を搭載し、所要とするり一イー１−ボン１−をした後
表面を同種の」二側ガラス層をプリン１−シたキャップ
（十層のセラミック板）Ｉａて封１にする（電気炉で該
カラス層を４融する）ことで、第１図のガラス層２を中
央部に秋持しノこバ・７ゲーシに一体化されたものであ
る。このとき、）−め・トヤノプ１の醋＋＋＋ｒ＋　＜
この部分はピン数が増すにつれより多く余る部分である
）を図示の如＜　”ｔＪ欠しておりばその部分に導体パ
ターン４ａ、７１ｂか露１」ローる。

第２１ス１はごの導体パターン４　ａ　、　　４１１１
７）８３．’！明図である。油密１　（ｉビンのパッケ
ージ（鼠、ｌ対角１：ｉｊ！　、Ｉ−に位置する第Σ（
ビンか？ｌｉ源ｒｒｌａＩ　（（、第１（ｊじンかクラ
ンド１ポ１ｊ子であるが、■ビンとく）ビンか使用され
る場合もある。導体パターン４・）か、二の第）（ピン
につらなるものと・］−れば、第１　［ｉピンに）らな
る導体パターン４０（ハ１）装置は離れ゛（いる。４１
）は本発明により１７本ト１のパターン（ボス１−）と
して導体パターン４ａの隣りに形成したフローーー）−
イング状態の導体パターンＣある。、二のパターンに１
導体パターン４ａ等、ＪＯ：、Ｊ（に形成されるか、後
にリノ断線７′（カッ１−されてソ１−Ｉ−う−インク
状態と４Ｉす、月つ１にザノプ６を搭載ｉるー＼−ス８
（かクラン１−レヘルであることから、そこ−、ワイ−
１−：ｌｅノン−−インクすることでクランド電）〜ソ
とされる。ｉｌ、　Ｌ、−ｙ−ノブの背面かグランド電
位−（ない場合も、（千ノゾをガ″）ス等の絶縁相で固
定し７．１））ピンを・・−゛ス６．ニワーｆ−トボン
１−シ、かつフローティンクバソトモー、−スにソ・イ
ードボンティング−４る。な才ダこのツー１ル−ムはｌ
　ｌ＆の導体板をエソナ／り又はパンチングして作った
一体物であり、切断＆、ｊｊｌ　７とのり１ｌＪｉ　＆
：”、よリ）７１１縁フレ一ム部（これは各部の支持用
−（あ−、た）か１除かれ、１固々のソー１−力・分門
１［される。

パターン４ａ、４ｂの一部は−ｌンデテン５の搭載を容
易にするためｌｔｉ広にしておく。尚、キャップ１の刺
止時の熱でパターン４ａ、４’ｂの’Ｊ、１１ｉｉ　４
；１酸化するのでその酸化膜を１　ソチンクで１徐去し
、そこへｌ１ｌｌメツキを施こして４′ｉ＜。ごのよ・
）にすると、Ｘ１ンテンリ゛５搭載の半田１＝１シＪ処
理か容易になる。上層セラミ、り板」ａに設りるり大部
Ｃυコ第３図に示Ｊ゛ように周囲か閉しられた開１」で
あっ′ζもよい。千ノブニノンテンザ５の厚２ノＧ；ｌ
：　１１背セラミツク仮のそれと同程度なの（、開１−
Ｉの大きさもチップ、：１ンデンＪのそれと同程度とす
ると、−Ｊ−ノゾ二１ンテンリ′は開！−ＩＣを埋め、
パッケージ外部かよくなる。ｌ１ｌＬ、　＝ｔンテン男
を半Ｕ、ｌ　（り番〕した後ソラ。

クスを洗浄、除去するが、この作業は第１図の１辺開放
型の第１図のりＪ　））＜Ｒｌｉ　Ｃの力がやり易い。

発明の効果 以上述べたよ・うに本発明によれば、ザーデノク型の■
ＣＣｌ４一−シー１−に電源、グシン１−”間のパイパ
スコＩンう一ンザを実装してしまうので、該〕Ｉンデー
７４ノーとＩｃ間の距離かｌ１ｉｔまり、内外のタイス
に、Ｆる誤動作の防止り」果か−・屓Ｇ１１ｌ実乙ごソ
、する。ま人ソ＼ｆバス１ンデンザを搭載する部分ｉＪ
バソゲーノーＣ通１；ｉ＆余っている領域Ｃあるから１
．該′１１ンー）−／すをパッケージ外部に外柵ＬＪす
る場合より実装密度かｌ）ｉ＋　Ｈ−る。

【図面の簡単な説明】

第１図および第２図は本発明の一実施例、を示′４斜視
図および平面パターン図、第３図９１変形例を示す部分
斜視図である。 図中、１はザーう′−ツク型セラミノクバソゲーノ、ｌ
ａはそのキャップ、４ａは電９ノ、を用／厚体パターン
、４１）はフ１コーチインク状態のｊ、？Ｘ体パターン
、５はバイパス〕ｌンテンジ・、にはＩ（ニーｆ−ソゲ
、）（は・、−ス（”１１１分である。

Claims (1)

1. 【特許請求の範囲】 リードフレームを使用し、半導体集積回路チ・。 プを搭載するり“−デツプ型セラミノクバソゲーシの一
   部を切欠いて該グー１フレームの電源用導体パターンと
   その隣りに形成され、該セラミ、クパノケージの外ｆ（
   １号には導出されないソ１コーティング状態の導体パタ
   ーンを一部露出さ−ＩＬ、、ｌＴ１．つ該ソ１．１−テ
   ィング状態の導体パターンを該半導体集積回路チップを
   １ｈ載するベース部に接続してグラン叫電位としＣおき
   、そしてこれらの導体パター５／ｌにバイパス用チノプ
   ニ１ンデン９−を４＆−已該ＳＪンテンν−の両端電極
   を該導体パターンのそれぞれに接続してなることを特徴
   とする半導体装置。