JPH03502864A

JPH03502864A - ディジタル・アナログ変換機

Info

Publication number: JPH03502864A
Application number: JP1502111A
Authority: JP
Inventors: ストーリー，マイケル・ジョン
Original assignee: データ・コンバージョン・システムズ・リミテッド
Priority date: 1988-02-17
Filing date: 1989-02-10
Publication date: 1991-06-27
Also published as: EP0401245B1; GB8803627D0; WO1989007862A1; EP0401245A1; US5138317A; DE68922989D1; ATE123605T1; DE68922989T2

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】この発明はディジタル・アナログ変換機（ＤＡＣ）に関しかつ特に少なくとも２ “−１の源を有し、その源が電流、電荷または電圧源でよく、最も典型的には電流源であり得る種類のｎビットＤＡＣに関する。

この発明のＤＡＣはアナログ・ディジタル変換機（ＡＤＣ’　　ｓ）をオーバサンプルする上での使用に、より特定的に意図されてはいるが排他的には意図されていない。

発明の背景ＤＡＣは通常電圧、電流または電荷、すなわちそれへのディジタル入力を表わすアナログのパラメータを出力する装置である。したがって８ビツトのディジタルワードは２５６値のうちの１つを有することが可能で、したがって８ビツトのＤＡＣは２５６の異なる値のうちの１つを有することが可能な電圧または電流を出力する。出力され得るアナログ値は数が制限されているので、作り出される如何なる特定のアナログ値も制限の上限および下限の範囲内でのみ正確である。したがって、ディジタル的には、２５６の異なる値の各々は正確に規定され、かつアナログ出力はそれに関連する正確度の規定された程度を有し得るのみである。正確度の正確な定義については絶対的な合意は存在しないが、８ビツト、すなわち８ビツトの正確度のＤＡＣは＋／−ｏ、　　５１　ｓ　ｂ　ｓの正確度のアナログ電圧または電流を出力する。

マルチビットの高正確度オーバサンプリングＡＣＤは比較的少ない数のビット（たとえば４ないし８）を有しかつ大変正確（たとえば＋／−０，０１ｌｓｂｓ）なりＡＣを必要とする。必要とされる正確度を記述するもう１つの方法ではｍビットを有するｎビットのＤＡＣが必要とされ、ここではｍ＞＞ｎとなる。このようなりＡＣは組立てが困難でかつｍに関しては１６ビツトが現在入手可能な限界であるが、理論上１８ビツトまたはそれ以上が必要であろう。

ＤＡＣを組立てる多くの方法が存在する。たとえば、ＤＡＣは異なる値を有する、電流源を組込んでもよい。１つの従来技術では、８ビツトのＤＡＣに対して、各々が次のものより２つ大きいファクタである８電流源を使用する。

そこで、１つのディジタル入力制御ラインが各電流源に接続される。ＶＬＳＩの到来とともに実行可能となったもう１つの技術では、同じ８ビツトのＤＡＣに対して、第１図に図示されるようにｍｓｂディジタル制御ラインが１２８の源をオンにスイッチし、次に６４をスイッチし、次に３２といった具合になる。ｎビットのＤＡＣが少なくとも２″−１の電流源を必要とする点に留意されたい。たとえば、１６の等価な電流源に各々先のものの大きさの半分である後４つの電流源が引続くようなこれら２つの方策を種々に組合せたものが８ビツトのＤＡＣに対して使用されてきた。

オーバサンプリングＡＤＣは帰還ループ内に正確なりＡＣを有する低正確度のＡＤＣを配置し、かつ必要とされる速度より多い回数の速度（たとえば１２８）で信号をサンプルする。帰還ループの効果はスペクトルの必要とされる部分に雑音スペクトルを形作りかつそれが大変低くなるような態様でＡＤＣから量子化雑音を相関することにある。

ＡＤＣの出力上のディジタルフィルタはそこでスペクトルの非所望の部分からすべての信号（雑音を含む）をフィルタ処理してしまい、かつそこで出力データ速度をデシメート（ｄｅｃｉｍａｔｅ）Ｌ、周波数は必要ならばそれを変更する。

スペクトルの所望の部分はいつもそうであるという訳ではないが、通常ならばスペクトルの低周波数部分（たとえば最初の１２８分の１）である。

発明この発明に従い、記載された種類のｎビットＤＡＣは、少なくとも２ｆｉ−１デイジタル入カライン上の入力に応答的な少なくとも２“−１のスイッチによりスイッチされる少なくとも２°−１の源を有し、ディジタル入力ラインと源スイッチとの間に接続された源選択回路を含み、その回路は事前に選択されたアルゴリズムに基づいて、ダイナミックな態様で源を選択するべく適合される。

この技術に最も近い先行技術の方策では源を不規則に選択する。本件発明は絶対的に固定された態様での選択および不規則な選択双方に関して実質的な利点を提示する。

さらなる理解のために、この発明が４ビツトのＤＡＣに適用されると、たとえば、１つの変換によりディジタルワード「３」が変換されることが必要かもしれず、かつ電流源２．５．８が選択される一方、次の変換においては、「３」を変換するために源１１．１６．４が選択される等々である。

選択アルゴリズムは望ましくはまず最初にＤＡＣエラーを雑音に変換するべく選択されかつ、第２におよび最も重要なことにはその雑音のエネルギのすべて（またはほとんど）をスペクトルの非所望の部分に置くために選択されることである。それによりこれが行なわれる機構は基本的オーバサンプリングＡＤＣが作動する態様とは異なりかつそのアルゴリズムに全く依存している。

図面の簡単な説明この発明に従うＤＡＣが添付の図面を参照して例証される。

第１図は従来のＤＡＣを示す図である。

第２Ａ図はこの発明を示すブロック図である。

第２Ｂ図はこの発明に従うＤＡＣの１つの実施例を示す図である。

第３図はこの発明に従うＤＡＣの雑音スペクトルを示す図である。

第２図を参照すると、この発明に従うｎビットのＤＡＣは２ｎの電流源（１つ以上が絶対的に必要である）を有する。Ｓ１電流源がオンにされることを必要とするディジタル入力が第１のＳｌを選択する。次の変換ではＳ２電流源を必要とし、かつＳ１＋１から始めて、Ｓ２を選択する。

このことで２５を超える源が必要ならば、カウンティングは再び最初から始められ、かつ使用される最終の源はｑ（Ｌ）と指定される。次の変換ではＳ３の源を必要としかつｑ　（Ｌ＋１）を第１のものとして使用するＳ３を選択する。そのプロセスが無限に継続する。第２Ａ図のブロック図は基本的なシステムを図示する。

第２Ｂ図では、この発明のローハードウェアでの実現例が示され、参照番号１０はｎのディジタル入力を示す。アルゴリズムに従い動作するデコーダが１２で示されかつ量子化雑音を形作るためのｎループ帰還回路１４と関連する。

参照番号１６はスイッチ可能な電流源を示しかつ参照番号１８はその出力を指定する。デコーダへのサンプルクロック入力は２０で示される。

第３図はこの発明に従うＤＡＣの雑音スペクトルを示しかつ自明な態様で名称付される。

第３図の雑音スペクトルを作出すアルゴリズムは３ビツトのＤＡＣを使用しかつ少なくとも１６回オーバサンプルするオーバサンプリングＡＤＣにおける少なくとも３０のファクタにより電流源のための正確度の要件を減じることができる。

そのことにより実質的に１８ビツトを超える分解能を有するマルチビットオーバサンプラが実現可能となる。

補正書の写しく翻、ｆｌ提出書（特許法第１８４条の８）平成２年　８月１ツ日１、事件の表示国際８願番号：　　ＰＣＴ／ＧＢ８９１００１１２２、発明の名称ディジタル・アナログ変換機３、特許出願人名　称　データ・コンバージョン・システムズ・リミテッド代表者　不詳国籍　イギリス４、代理人住　所　大阪市北区南森町２丁目１番２９号　住友銀行南森町ビル６、添付書類の目録（１）　　補正書の写しく翻訳文）　　　　　　　　　１通（２）上申書　　　　　　　　１通請求の範囲１、　少なくとも２”−１のディジタル入力ラインの入力に少なくとも２ｎ−１のスイッチにより応答的にスイッチされる少なくとも２ｎ−１の電流、電荷または電圧源を有する種類のｎビットのＤ　Ａ、　Ｃであって、ディジタル入力ラインと源のスイッチとの間に接続された、源選択回路を含み、その回路が予め選択されたアルゴリズムに基づいて、ダイナミックな態様で源を選択するべく適合され、選択アルゴリズムがまずＤＡＣエラーを雑音に変換し、第二に雑音エネルギの実質的にすべてをスペクトルの非所望の部分に配置するべく選択されることを特徴とする、ｎビットＤＡＣ。

２、　　２’の電流源を有し、ｓｌの電流源がオンにされることを必要とするディジタル入力が第１の３１を選択し、Ｓ２の電流源を必要とする次の変換がｓｌｌから始めて、Ｓ２を選択し、かつこのことにより２Ｓを超える源が必要とされるなら、カウントが再び最初から始められ、かつ使用される最終の源が１（Ｌ）と指定されるならば、Ｓ３の源を必要とする次の変換が第１のものとしてｑ　（Ｌ＋１）を使用するＳ３を選択し、かつそのプロセスが無限に継続する、請求項１に記載のｎビットＤＡＣ０３、源選択回路が、クロックされた入力により歩進される、アルゴリズム処理を有する少なくとも２″−１ないし２ｎ−１のマルチプレクサを含む、請求項１または２または３に記載のｎビットＤＡＣ０４，源選択回路がクロックされた入力に応答的にアルゴリズムに従い動作するデコーダと、デコーダに接続されかつ量子化雑音を形成するためのｎループ帰還回路とを含む、請求項１または２または３に記載のｎビットＤＡＣ０５、ＤＡＣが、使用の際には、一般に添付の図面の第３図に示される破線の特性に従う雑音スペクトルを有することを特徴とする、先行の請求項のいずれかに記載のｎビットＤＡＣ。

国際調査報告国際調査報告Ｇヨε９り０１】２

Claims

【特許請求の範囲】

１．少なくとも２ｎ−１のディジタル入力ラインの入力に少なくとも２ｎ−１のスイッチにより応答的にスイッチされる少なくとも２ｎ−１の電流、電荷または電圧源を有する種類のｎビットのＤＡＣであって、ディジタル入力ラインと源のスイッチとの間に接続された、源選択回路を含み、その回路が予め選択されたアルゴリズムに基づいて、ダイナミックな態様で源を選択するべく適合された、ｎビットＤＡＣ。
２．選択アルゴリズムがまずＤＡＣエラーを雑音に変換するべく選択されかつ第２に雑音のエネルギの実質的にすべてをスペクトルの非所望の部分へ置くために選択される、請求項１に記載のｎビットＤＡＣ。
３．２ｎの電流源を有し、ｓ１の電流源がオンにされることを必要とするディジタル入力が第１のｓ１を選択し、ｓ２の電流源を必要とする次の変換がｓ１＋１から始めて、ｓ２を選択し、かつこのことにより２ｓを超える源が必要とされるなら、カウントが再び最初から始められ、かつ使用される最終の源が１（Ｌ）と指定されるならば、ｓ３の源を必要とする次の変換が第１のものとしてｑ（Ｌ＋１）を使用するｓ３を選択し、かつそのプロセスが無限に継続する、請求項１または２に記載のｎビットＤＡＣ。
４．源選択回路が、クロックされた入力により歩進される、アルゴリズム処理を有する少なくとも２ｎ−１ないし２ｎ−１のマルチプレクサを含む、請求項１または２または３に記載のｎビットＤＡＣ。
５．源選択回路がクロックされた入力に応答的にアルゴリズムに従い動作するデコーダと、デコーダに接続されかつ量子化雑音を形成するためのｎループ帰還回路とを含む、請求項１または２または３に記載のｎビットＤＡＣ。
６．添付の図面の第３図に示される破線の特性に一般的に従う維音スペクトルを有するｎビットＤＡＣ。
７．添付の図面の第２Ａ図または第２Ｂ図に実質的に示されたようなｎビットＤＡＣ。