JPH0350423B2 - - Google Patents
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- JPH0350423B2 JPH0350423B2 JP62065725A JP6572587A JPH0350423B2 JP H0350423 B2 JPH0350423 B2 JP H0350423B2 JP 62065725 A JP62065725 A JP 62065725A JP 6572587 A JP6572587 A JP 6572587A JP H0350423 B2 JPH0350423 B2 JP H0350423B2
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- Japan
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- circuit
- input
- voltage
- bipolar transistor
- integrated circuit
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Emergency Protection Circuit Devices (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、例えばCMOS集積回路において入
力保護回路を備えた半導体集積回路に関する。
力保護回路を備えた半導体集積回路に関する。
（従来の技術）
従来、例えばメモリを構成するCMOS
（Complemntary MOS）集積回路では、電源入
力端子（Vccピン）には入力保護回路が設けられ
ている。入力保護回路は、第３図に示すように、
集積回路の基板（ｐ型基板）１０の一部に形成さ
れたnpn型寄生バイポーラトランジスタ１１によ
り構成されている。このトランジスタ１１は、
n+拡散層１２，１３及び基板１０のｐ型層から
なる。尚、n+拡散層１２，１３の近傍の基板１
０表面には、フイールド酸化膜１４が形成されて
いる。
（Complemntary MOS）集積回路では、電源入
力端子（Vccピン）には入力保護回路が設けられ
ている。入力保護回路は、第３図に示すように、
集積回路の基板（ｐ型基板）１０の一部に形成さ
れたnpn型寄生バイポーラトランジスタ１１によ
り構成されている。このトランジスタ１１は、
n+拡散層１２，１３及び基板１０のｐ型層から
なる。尚、n+拡散層１２，１３の近傍の基板１
０表面には、フイールド酸化膜１４が形成されて
いる。
入力保護回路は、電源入力端子１５に入力され
る入力電圧Viを所定のレベルの電圧Vccにクラン
プし、集積回路の内部回路（例えばメモリ回路）
へ耐圧以上の高レベルの電圧が印加されるのを防
止する。具体的には、例えば電源入力端子１５に
キヤパシタ１６及び抵抗１７が接続されており、
入力電圧ViがそのCR時定数により第４図に示す
ように変化した際でも、内部回路へは一定レベル
の電圧Vccが入力されることになる。ここで、電
圧Vccは、バイポーラトランジスタ１１のn+拡散
層１１２とｐ型基板１０とブレークダウン電圧
Vbd及び基板１０とn+拡散層１３との順方向電圧
Vfとの和である。即ち、電圧Vccは、トランジ
スタ１１の接合の耐圧（クランプ回路の耐圧）に
より決定される。また、電圧Vccは、内部回路を
構成する素子の耐圧より小さいレベルに設定され
る必要がある。
る入力電圧Viを所定のレベルの電圧Vccにクラン
プし、集積回路の内部回路（例えばメモリ回路）
へ耐圧以上の高レベルの電圧が印加されるのを防
止する。具体的には、例えば電源入力端子１５に
キヤパシタ１６及び抵抗１７が接続されており、
入力電圧ViがそのCR時定数により第４図に示す
ように変化した際でも、内部回路へは一定レベル
の電圧Vccが入力されることになる。ここで、電
圧Vccは、バイポーラトランジスタ１１のn+拡散
層１１２とｐ型基板１０とブレークダウン電圧
Vbd及び基板１０とn+拡散層１３との順方向電圧
Vfとの和である。即ち、電圧Vccは、トランジ
スタ１１の接合の耐圧（クランプ回路の耐圧）に
より決定される。また、電圧Vccは、内部回路を
構成する素子の耐圧より小さいレベルに設定され
る必要がある。
しかしながら、内部回路の素子の耐圧は、集積
回路の製造工程におけるパターン形成及び各種の
プロセス条件等により決定されており、ばらつき
も大きいのが普通である。このため、クランプ回
路の耐圧が内部回路の素子の耐圧より大きくな
り、入力保護回路としては機能しない場合があ
る。このような不都合を解消するには、クランプ
回路の耐圧を十分に低い値に設定することが考え
られるが、このために特別の工程が必要となる。
回路の製造工程におけるパターン形成及び各種の
プロセス条件等により決定されており、ばらつき
も大きいのが普通である。このため、クランプ回
路の耐圧が内部回路の素子の耐圧より大きくな
り、入力保護回路としては機能しない場合があ
る。このような不都合を解消するには、クランプ
回路の耐圧を十分に低い値に設定することが考え
られるが、このために特別の工程が必要となる。
（発明が解決しようとする問題点）
従来の入力保護回路を備えた集積回路では、入
力保護回路を構成するクランプ回路の耐圧が集積
回路の内部回路の耐圧より大きくなる場合があ
る。このような点を解消するには、クランプ回路
の耐圧を十分に低い値に設定するための製造工程
が必要となる。このため、集積回路の製造工程が
複雑となり、製造コストの増大を招く問題があ
る。
力保護回路を構成するクランプ回路の耐圧が集積
回路の内部回路の耐圧より大きくなる場合があ
る。このような点を解消するには、クランプ回路
の耐圧を十分に低い値に設定するための製造工程
が必要となる。このため、集積回路の製造工程が
複雑となり、製造コストの増大を招く問題があ
る。
本発明の目的は、集積回路の製造工程において
複雑な工程を必要とすることなく、内部回路をそ
の耐圧以上の入力電圧から確実に保護することが
できる入力保護回路を備えた半導体集積回路を提
供することにある。
複雑な工程を必要とすることなく、内部回路をそ
の耐圧以上の入力電圧から確実に保護することが
できる入力保護回路を備えた半導体集積回路を提
供することにある。
［発明の構成］
（問題点を解決するための手段と作用）
本発明は、例えばCMOS集積回路において、
クランプ回路を構成するバイポーラトランジスタ
からなる入力保護回路を備えた半導体集積回路で
ある。バイポーラトランジスタは、例えば
CMOSインバータからなる制御回路により、パ
ワーオンリセツト回路から出力されるパルスのパ
ルス幅に応じた期間に内部回路の耐圧より低いレ
ベルでクランプするように動作制御される。パワ
ーオンリセツト回路は、内部回路に対する入力電
圧の立上がり時の所定レベルで発生し、入力サー
ジに基づいて決定されるパルス幅を有するパルス
を制御回路へ出力する回路である。
クランプ回路を構成するバイポーラトランジスタ
からなる入力保護回路を備えた半導体集積回路で
ある。バイポーラトランジスタは、例えば
CMOSインバータからなる制御回路により、パ
ワーオンリセツト回路から出力されるパルスのパ
ルス幅に応じた期間に内部回路の耐圧より低いレ
ベルでクランプするように動作制御される。パワ
ーオンリセツト回路は、内部回路に対する入力電
圧の立上がり時の所定レベルで発生し、入力サー
ジに基づいて決定されるパルス幅を有するパルス
を制御回路へ出力する回路である。
このような構成により、入力電圧の立上がり時
からパルス幅の期間に、バイポーラトランジスタ
が動作し、この期間に入力される入力サージをバ
イパスさせる。これにより、入力電圧のレベルを
内部回路の耐圧より低い値にクランプし、その耐
圧以上の入力サージにより内部回路が破壊される
等の事態を防止することが可能となる。
からパルス幅の期間に、バイポーラトランジスタ
が動作し、この期間に入力される入力サージをバ
イパスさせる。これにより、入力電圧のレベルを
内部回路の耐圧より低い値にクランプし、その耐
圧以上の入力サージにより内部回路が破壊される
等の事態を防止することが可能となる。
（実施例）
以下図面を参照して本発明の実施例を説明す
る。第１図は同実施例の半導体集積回路の構成を
示す回路図である。第１図において、pnp型バイ
ポーラトランジスタ２０は、CMOS集積回路を
構成するｐ型基板１０に形成されるｎ型well21に
形成されている。このトランジスタ２０は、ｎ型
well21に形成されたp+層22をエミツタ、ｎ型
well21をベース及び基板１０をコレクタとするト
ランジスタである。ｎ型well21の表面には、p+
層22の近傍にn5層23が形成されている。入力端子
１５は、抵抗１７を介してトランジスタ２０のエ
ミツタであるp5層22に接続されている。
る。第１図は同実施例の半導体集積回路の構成を
示す回路図である。第１図において、pnp型バイ
ポーラトランジスタ２０は、CMOS集積回路を
構成するｐ型基板１０に形成されるｎ型well21に
形成されている。このトランジスタ２０は、ｎ型
well21に形成されたp+層22をエミツタ、ｎ型
well21をベース及び基板１０をコレクタとするト
ランジスタである。ｎ型well21の表面には、p+
層22の近傍にn5層23が形成されている。入力端子
１５は、抵抗１７を介してトランジスタ２０のエ
ミツタであるp5層22に接続されている。
一方、CMOSインバータ回路２４は、ｐチヤ
ネルMOSトランジスタ２５、ｎチヤネルMOSト
ランジスタ２６及びダイオード接続のｎチヤネル
MOSトランジスタ２７，２８からなる。MOSト
ランジスタ２５，２６の共通接続点は、トランジ
スタ２０のn+層23に接続されている。また、
MOSトランジスタ２５，２６の各ゲートは、パ
ワーオンリセツト回路２９の出力端子に接続され
ている。
ネルMOSトランジスタ２５、ｎチヤネルMOSト
ランジスタ２６及びダイオード接続のｎチヤネル
MOSトランジスタ２７，２８からなる。MOSト
ランジスタ２５，２６の共通接続点は、トランジ
スタ２０のn+層23に接続されている。また、
MOSトランジスタ２５，２６の各ゲートは、パ
ワーオンリセツト回路２９の出力端子に接続され
ている。
パワーオンリセツト回路２９は、内部回路へ入
力される電圧Vcc立上がり時の所定レベルを検知
し、予め決定されたパルス幅（例えば1μS）のパ
ルスPRをMOSトランジスタ２５，２６の各ゲー
トへ出力する。
力される電圧Vcc立上がり時の所定レベルを検知
し、予め決定されたパルス幅（例えば1μS）のパ
ルスPRをMOSトランジスタ２５，２６の各ゲー
トへ出力する。
次に、同実施例の動作を説明する。先ず、電源
入力端子１５に例えば静電気による入力サージ
Viが印加されると、第２図に示すように、電圧
Vccが上昇し始める。パワーオンリセツト回路２
９は、電圧Vccの立上がり時の所定のレベルを検
知すると、第２図に示すように、例えば1μsのパ
ルスPRを出力する。このパルスPRの出力によ
り、ｐチヤネルのMOSトランジスタ２５はオフ
し、ｎチヤネルのMOSトランジスタ２６はオン
状態となる。
入力端子１５に例えば静電気による入力サージ
Viが印加されると、第２図に示すように、電圧
Vccが上昇し始める。パワーオンリセツト回路２
９は、電圧Vccの立上がり時の所定のレベルを検
知すると、第２図に示すように、例えば1μsのパ
ルスPRを出力する。このパルスPRの出力によ
り、ｐチヤネルのMOSトランジスタ２５はオフ
し、ｎチヤネルのMOSトランジスタ２６はオン
状態となる。
これにより、バイポーラトランジスタ２０はオ
ン状態となり、p+層２２からｎ型well21、基板
１０へ順方向電流が流れる。即ち、入力サージ
Viよる電流がバイポーラトランジスタ２０をバ
イパスして流れることになり、電圧Vccは所定の
電圧値「2Vt＋Vf」にクランプされることにな
る。ここで、値2VtはMOSトランジスタ２７，
２８の閾値電圧である。ｎ型well21は、第２図に
示すように、その値2Vtの電圧にクランプされる
ことになる。また、Vfはp+層22とｎ型well21の
順方向電圧である。
ン状態となり、p+層２２からｎ型well21、基板
１０へ順方向電流が流れる。即ち、入力サージ
Viよる電流がバイポーラトランジスタ２０をバ
イパスして流れることになり、電圧Vccは所定の
電圧値「2Vt＋Vf」にクランプされることにな
る。ここで、値2VtはMOSトランジスタ２７，
２８の閾値電圧である。ｎ型well21は、第２図に
示すように、その値2Vtの電圧にクランプされる
ことになる。また、Vfはp+層22とｎ型well21の
順方向電圧である。
パワーオンリセツト回路２９のパルスPRが立
下がると、MOSトランジスタ２５はオンし、
MOSトランジスタ２６はオフ状態となる。これ
により、第２図に示すように、n+層23（ｎ型
well21）に印加される電圧Vbは2VtからVccへ変
化する。このため、バイポーラトランジスタ２０
はオフ状態となり、p+層22とｎ型well21の順方
向電流は流れないことになる。このとき、パワー
オン時でああれば、第２図の点線で示すように、
電圧Vccは通常の電源電圧レベルへ移行し、集積
回路の内部回路（例えばメモリ回路）へ入力され
ることになる。
下がると、MOSトランジスタ２５はオンし、
MOSトランジスタ２６はオフ状態となる。これ
により、第２図に示すように、n+層23（ｎ型
well21）に印加される電圧Vbは2VtからVccへ変
化する。このため、バイポーラトランジスタ２０
はオフ状態となり、p+層22とｎ型well21の順方
向電流は流れないことになる。このとき、パワー
オン時でああれば、第２図の点線で示すように、
電圧Vccは通常の電源電圧レベルへ移行し、集積
回路の内部回路（例えばメモリ回路）へ入力され
ることになる。
このようにして、入力サージの入力時（又はパ
ワーオン時）に所定のパルス幅のパルスにより、
そのパルス幅に応じた期間、クランプ回路を構成
するバイポーラトランジスタ２０をオン状態にす
る。この場合、パルス幅は、入力サージによる電
流が完全に流れるまでに十分な時間に応じて決定
されている。バイポーラトランジスタ２０は、パ
ルス幅の期間、入力サージのバイパスとなり、電
圧Vccを所定レベル（2Vt＋Vf）にクランプす
る。このため、集積回路の内部回路には素子の耐
圧以上の入力電圧が印加されることはなく、入力
サージにより破壊するなどの事態を確実に防止す
ることができる。
ワーオン時）に所定のパルス幅のパルスにより、
そのパルス幅に応じた期間、クランプ回路を構成
するバイポーラトランジスタ２０をオン状態にす
る。この場合、パルス幅は、入力サージによる電
流が完全に流れるまでに十分な時間に応じて決定
されている。バイポーラトランジスタ２０は、パ
ルス幅の期間、入力サージのバイパスとなり、電
圧Vccを所定レベル（2Vt＋Vf）にクランプす
る。このため、集積回路の内部回路には素子の耐
圧以上の入力電圧が印加されることはなく、入力
サージにより破壊するなどの事態を確実に防止す
ることができる。
即ち、パルス幅の期間では、クランプ回路の耐
圧を内部回路の素子の耐圧より十分に低下させる
ことができる。したがつて、結果的に、内部回路
を入力サージから保護する入力保護回路として確
実に機能させることができる。ここで、バイポー
ラトランジスタ２０はCMOS集積回路を製造す
る際の工程で形成されるため、特別に耐圧を低下
させる工程を必要とすることなく、確実に機能す
る入力保護回路（クランプ回路）を構成すること
ができる。
圧を内部回路の素子の耐圧より十分に低下させる
ことができる。したがつて、結果的に、内部回路
を入力サージから保護する入力保護回路として確
実に機能させることができる。ここで、バイポー
ラトランジスタ２０はCMOS集積回路を製造す
る際の工程で形成されるため、特別に耐圧を低下
させる工程を必要とすることなく、確実に機能す
る入力保護回路（クランプ回路）を構成すること
ができる。
また、パルス幅の期間の経過後は、バイポーラ
トランジスタ２０はオフとなり、通常のパワーオ
ン動作に移行し、内部回路には所定の電源電圧が
供給されることになる。
トランジスタ２０はオフとなり、通常のパワーオ
ン動作に移行し、内部回路には所定の電源電圧が
供給されることになる。
尚、前記実施例において、ｎ型well21のクラン
プ電圧を「2Vt」としたが（第２図を参照）、一
般的にはクランプされたVccがパワーオンリセツ
ト回路２９を動作させうる程度に高い電圧であつ
て、しかも内部回路の素子の耐圧以下であればよ
く、それぞれの素子に応じて適切な値に決定され
るものである。
プ電圧を「2Vt」としたが（第２図を参照）、一
般的にはクランプされたVccがパワーオンリセツ
ト回路２９を動作させうる程度に高い電圧であつ
て、しかも内部回路の素子の耐圧以下であればよ
く、それぞれの素子に応じて適切な値に決定され
るものである。
［発明の効果］
以上詳述したように本発明によれば、例えば
CMOS集積回路において、入力サージ（パワー
オン時）の入力時から所定の期間のみ、バイポー
ラトランジスタを内部回路の耐圧より十分低いク
ランプ回路として動作させる。したがつて、内部
回路を入力サージから確実に保護することがで
き、かつ所定期間後は内部回路に通常動作に必要
な電源電圧を供給することができる。
CMOS集積回路において、入力サージ（パワー
オン時）の入力時から所定の期間のみ、バイポー
ラトランジスタを内部回路の耐圧より十分低いク
ランプ回路として動作させる。したがつて、内部
回路を入力サージから確実に保護することがで
き、かつ所定期間後は内部回路に通常動作に必要
な電源電圧を供給することができる。
これにより、集積回路の製造工程において複雑
な工程を必要とすることなく、内部回路をその耐
圧以上の入力電圧から確実に保護することができ
る入力保護回路を備えた集積回路を提供すること
ができるものである。
な工程を必要とすることなく、内部回路をその耐
圧以上の入力電圧から確実に保護することができ
る入力保護回路を備えた集積回路を提供すること
ができるものである。
第１図は本発明の実施例に係わる集積回路の構
成を説明するための図、第２図は同実施例の動作
を説明するためのタイミングチヤート、第３図は
従来の入力保護回路の構成を説明するための図、
第４図は従来の入力保護回路の動作を説明するた
めの特性図である。 １０……基板、２０……バイポーラトランジス
タ、２１……ｎ型well、２２……p+層、２３…
…n+層、２４……CMOSインバータ回路、２５
……ｐチヤネルMOSトランジスタ、２６，２７，
２８……ｎチヤネルMOSトランジスタ、２９…
…パワーオンリセツト回路。
成を説明するための図、第２図は同実施例の動作
を説明するためのタイミングチヤート、第３図は
従来の入力保護回路の構成を説明するための図、
第４図は従来の入力保護回路の動作を説明するた
めの特性図である。 １０……基板、２０……バイポーラトランジス
タ、２１……ｎ型well、２２……p+層、２３…
…n+層、２４……CMOSインバータ回路、２５
……ｐチヤネルMOSトランジスタ、２６，２７，
２８……ｎチヤネルMOSトランジスタ、２９…
…パワーオンリセツト回路。
Claims (1)
- 【特許請求の範囲】 １ 入力端子から内部回路へ入力される入力電圧
を所定のレベルにクランプするクランプ回路を構
成するバイポーラトランジスタからなる入力保護
回路を備えた半導体集積回路において、 前記入力電圧の立上がり時の所定レベルで発生
し前記入力端子に印加される入力サージに基づい
て決定されるパルス幅を有するパルスを出力する
パワーオンリセツト回路と、 このパワーオンリセツト回路から出力される前
記パルスに応じて前記バイポーラトランジスタの
ベースに所定の電圧を印加し、前記パルス幅に応
じた期間に前記バイポーラトランジスタが前記内
部回路の耐圧より低いレベルでクランプするよう
に前記バイポーラトランジスタの動作を制御する
制御回路とを具備したことを特徴とする入力保護
回路を備えた半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62065725A JPS63233560A (ja) | 1987-03-23 | 1987-03-23 | 入力保護回路を備えた半導体集積回路 |
| US07/158,728 US4849654A (en) | 1987-03-23 | 1988-02-22 | Semiconductor integrated circuit with input protection circuit |
| KR1019880003016A KR910001425B1 (ko) | 1987-03-23 | 1988-03-22 | 입력보호회로를 갖춘 반도체집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62065725A JPS63233560A (ja) | 1987-03-23 | 1987-03-23 | 入力保護回路を備えた半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63233560A JPS63233560A (ja) | 1988-09-29 |
| JPH0350423B2 true JPH0350423B2 (ja) | 1991-08-01 |
Family
ID=13295281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62065725A Granted JPS63233560A (ja) | 1987-03-23 | 1987-03-23 | 入力保護回路を備えた半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4849654A (ja) |
| JP (1) | JPS63233560A (ja) |
| KR (1) | KR910001425B1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6427094A (en) * | 1987-07-23 | 1989-01-30 | Mitsubishi Electric Corp | Mos-type semiconductor memory |
| US4918663A (en) * | 1987-09-16 | 1990-04-17 | Motorola, Inc. | Latch-up control for a CMOS memory with a pumped well |
| JPH07105472B2 (ja) * | 1988-07-29 | 1995-11-13 | 株式会社東芝 | 入力保護回路 |
| JPH02119262A (ja) * | 1988-10-28 | 1990-05-07 | Toshiba Corp | 半導体装置 |
| JP2772530B2 (ja) * | 1988-12-05 | 1998-07-02 | 三菱電機株式会社 | 半導体集積回路装置 |
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