JPH0350744A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH0350744A JPH0350744A JP18579289A JP18579289A JPH0350744A JP H0350744 A JPH0350744 A JP H0350744A JP 18579289 A JP18579289 A JP 18579289A JP 18579289 A JP18579289 A JP 18579289A JP H0350744 A JPH0350744 A JP H0350744A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はＭＯＣＶＤ法によるｎ十ＧａＡｓ選択エピタキ
シャル成長技術を用いた電界効果トランジスタの製造方
法に係り、特にショートチャネル効果を抑えるための低
温プロセス技術に関スる。
シャル成長技術を用いた電界効果トランジスタの製造方
法に係り、特にショートチャネル効果を抑えるための低
温プロセス技術に関スる。
［従来の技術］
ＧａＡｓＭＥＳＦＥＴのオーミックコンタクト層にはｎ
”Ｇ ａ Ａ ｓが用いられている。第６図に示すよ
うに、従来のＭＥＳＦＥＴはゲート電極２を挟むソース
電極１とドレイン電極３との下にオーミックコンタクト
を取るためにｎ＋ＧａＡｓ層４が形成される。ｎ＋Ｇａ
Ａｓ層４は通常、イオン打ち込み法により形成されてい
る。ところが、この方法ではｎ十ＧａＡｓ層４からゲー
ト下のｎチャネル層（以下、単にｎ層という）への不純
物のにじみ出しにより、いわゆるショートチャネル効果
が生じる。そのため、ゲート長Ｌｇを短くしても期待し
たほどｇｌ（相互コンダクタンス）が上がらず、しかも
、しきい値電圧Ｖｔｈが低くなるという問題があった。
”Ｇ ａ Ａ ｓが用いられている。第６図に示すよ
うに、従来のＭＥＳＦＥＴはゲート電極２を挟むソース
電極１とドレイン電極３との下にオーミックコンタクト
を取るためにｎ＋ＧａＡｓ層４が形成される。ｎ＋Ｇａ
Ａｓ層４は通常、イオン打ち込み法により形成されてい
る。ところが、この方法ではｎ十ＧａＡｓ層４からゲー
ト下のｎチャネル層（以下、単にｎ層という）への不純
物のにじみ出しにより、いわゆるショートチャネル効果
が生じる。そのため、ゲート長Ｌｇを短くしても期待し
たほどｇｌ（相互コンダクタンス）が上がらず、しかも
、しきい値電圧Ｖｔｈが低くなるという問題があった。
そこで、第７図に示すようなＬ Ｄ Ｄ （Ｌｉｇｈｔ
ｌｙ ＤＯｐ６ｄ ［）ｏｒａｉｎ）構造が採用された
。これは基板上のｎ−層１０よりは高いが、ｎ＋ＧａＡ
ｓ層４よりキャリア濃度の低いｎ′層５を、ゲート下の
ｎ層とｎ十Ｇ ａ Ａ ｓ層４との間にイオン打込みに
より設けて、ｎ＋ＧａＡｓ領域のにじみ出しによるショ
ートチャネル効果を低減するものである。
ｌｙ ＤＯｐ６ｄ ［）ｏｒａｉｎ）構造が採用された
。これは基板上のｎ−層１０よりは高いが、ｎ＋ＧａＡ
ｓ層４よりキャリア濃度の低いｎ′層５を、ゲート下の
ｎ層とｎ十Ｇ ａ Ａ ｓ層４との間にイオン打込みに
より設けて、ｎ＋ＧａＡｓ領域のにじみ出しによるショ
ートチャネル効果を低減するものである。
しかし、この構造にも問題があった。それは、ｎ＋Ｇａ
Ａｓ層とゲート下のｎ層との間にｎ＋ＧａＡｓ層よりキ
ャリア濃度の低い層長Ｌｎのｎ′層が存在するため、ソ
ース抵抗Ｒｓが上がり、その結果としてｇｌが低下する
。またｎ′層がイオン打ち込みで形成されるため、基本
的にそのキャリア濃度を約１ ｘ Ｉ Ｑ ｌ５ｃｍ−
５以上に上げられず、やはりソース抵抗Ｒｓを低くでき
ないことなどである。
Ａｓ層とゲート下のｎ層との間にｎ＋ＧａＡｓ層よりキ
ャリア濃度の低い層長Ｌｎのｎ′層が存在するため、ソ
ース抵抗Ｒｓが上がり、その結果としてｇｌが低下する
。またｎ′層がイオン打ち込みで形成されるため、基本
的にそのキャリア濃度を約１ ｘ Ｉ Ｑ ｌ５ｃｍ−
５以上に上げられず、やはりソース抵抗Ｒｓを低くでき
ないことなどである。
そこで、この問題を解決するために第４図に示すように
、０７層５の上に積み上げてｎ＋ＧａＡｓ層６を選択的
に再成長することが行われている（例えば、文献；上式
−孝他“ＭＯＣＶＤによるｎ＋ＧａＡｓ選択成長を用い
た高ｇ、ＧａＡｓＭＥＳＦＥＴの製作と特性”、５ＳＤ
８４ １２２．１９８５．１．２３．ｐ７〜１２）。即
ち、ＧａＡｓ基板の結晶部のみに新たな物質であるｎ
”Ｇ ａ ＡＳ層６を選択的にエピタキシャル成長させ
ている。
、０７層５の上に積み上げてｎ＋ＧａＡｓ層６を選択的
に再成長することが行われている（例えば、文献；上式
−孝他“ＭＯＣＶＤによるｎ＋ＧａＡｓ選択成長を用い
た高ｇ、ＧａＡｓＭＥＳＦＥＴの製作と特性”、５ＳＤ
８４ １２２．１９８５．１．２３．ｐ７〜１２）。即
ち、ＧａＡｓ基板の結晶部のみに新たな物質であるｎ
”Ｇ ａ ＡＳ層６を選択的にエピタキシャル成長させ
ている。
この構造ではｎ ＋Ｇ ａ Ａ ｓ層６をＭＯＣＶＤ法
（有機金属気相成長法）により成長させるためにｎ＋Ｇ
ａＡｓ層６のキャリア濃度を７Ｘ１０”ｃｍ−３程度ま
で上げることができる。しかも、ゲート電極２とソース
電極１下のｎ＋ＧａＡｓ層６との間の距離（目あきの部
分）Ｌｓを小さくできる。この結果ソース抵抗Ｒｓの大
巾な低減が達成されている。
（有機金属気相成長法）により成長させるためにｎ＋Ｇ
ａＡｓ層６のキャリア濃度を７Ｘ１０”ｃｍ−３程度ま
で上げることができる。しかも、ゲート電極２とソース
電極１下のｎ＋ＧａＡｓ層６との間の距離（目あきの部
分）Ｌｓを小さくできる。この結果ソース抵抗Ｒｓの大
巾な低減が達成されている。
［発明が解決しようとする課題］
ところが、このｎ＋ＧａＡｓ層の選択再成長はＭＯＣＶ
Ｄ法で行われるため、その成長温度は通常６５０〜８０
０℃と高い。上記文献でも６２０゜以上である。成長温
度が高いと不純物の広がりが短時間に起こってしまう。
Ｄ法で行われるため、その成長温度は通常６５０〜８０
０℃と高い。上記文献でも６２０゜以上である。成長温
度が高いと不純物の広がりが短時間に起こってしまう。
従って、この再成長中にｎ層やｎ′層の不純物が拡散し
、キャリアプロファイルの劣化やｎ＋ＧａＡｓ層のにじ
み出しが生じる恐れがあった。
、キャリアプロファイルの劣化やｎ＋ＧａＡｓ層のにじ
み出しが生じる恐れがあった。
また、特に、第５図に示すようなヘテロ構造のＦＥＴに
ｎ＋ＧａＡｓ層６をＭＯＣＶＤで選択再成長する場合に
は、再成長温度が高いとチャネル層を形成するヘテロ界
面の急峻性の劣化が生じＦＥＴ特性が低下してしまうと
いう欠点があった。
ｎ＋ＧａＡｓ層６をＭＯＣＶＤで選択再成長する場合に
は、再成長温度が高いとチャネル層を形成するヘテロ界
面の急峻性の劣化が生じＦＥＴ特性が低下してしまうと
いう欠点があった。
因に、この第５図に示すヘテロ構造のＦＥＴはＤＣＲＩ
Ｇ ＦＥＴ（Ｄｏｐｅｄ−Ｃｈａｎｎｅｌ Ｈｅｔｅｒ
ｏｓｔｒｕｃｔｕｒｅ １ｎｓｕｌａｔｅｄ Ｇａｔｅ
ＦＥＴ）と呼ばれる。ソース、ドレインのｎ＋ＧａＡ
ｓ層６を選択的にＭＯＣＶＤで形成する。チャネル領域
より高い位置にソース、ドレインを作るので、ショート
チャネル効果が抑えられることは第４図と同じである。
Ｇ ＦＥＴ（Ｄｏｐｅｄ−Ｃｈａｎｎｅｌ Ｈｅｔｅｒ
ｏｓｔｒｕｃｔｕｒｅ １ｎｓｕｌａｔｅｄ Ｇａｔｅ
ＦＥＴ）と呼ばれる。ソース、ドレインのｎ＋ＧａＡ
ｓ層６を選択的にＭＯＣＶＤで形成する。チャネル領域
より高い位置にソース、ドレインを作るので、ショート
チャネル効果が抑えられることは第４図と同じである。
特に基板とゲートの間に絶縁性のＡＱＧａＡｓ層を挟む
構造にして、ゲートにかける電圧の上限を上げて動作マ
ージンを向上し、高速化を図ったものである。
構造にして、ゲートにかける電圧の上限を上げて動作マ
ージンを向上し、高速化を図ったものである。
このような高温プロセスによる欠点をなくすため、低温
プロセスの必要性が叫ばれているが、イオン打込み層の
活性化やひずみ除去が難しくなること、薄膜を低温で堆
積する必要があること等未解決の課題が残るため、未だ
実現していない。
プロセスの必要性が叫ばれているが、イオン打込み層の
活性化やひずみ除去が難しくなること、薄膜を低温で堆
積する必要があること等未解決の課題が残るため、未だ
実現していない。
本発明の目的は、ｎ ”Ｇ ａ Ａ ｓ層のＭＯＣＶＤ
法による低温の選択再成長を可能とする最適な成長温度
範囲を見い出すことによって、上記した従来技術の欠点
を解消し、不純物拡散やヘテロ界面の急峻性の劣化を防
止し、良質なｎ＋ＧａＡｓ層の選択成長を可能とする電
界効果トランジスタの製造方法を提供することにある。
法による低温の選択再成長を可能とする最適な成長温度
範囲を見い出すことによって、上記した従来技術の欠点
を解消し、不純物拡散やヘテロ界面の急峻性の劣化を防
止し、良質なｎ＋ＧａＡｓ層の選択成長を可能とする電
界効果トランジスタの製造方法を提供することにある。
［課題を解決するための手段］
本発明の電界効果トランジスタの製造方法は、Ｇ ａ
Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔもしくはヘテロ構造Ｆ
ＥＴのオーミックコンタクトをとるためのｎ＋ＧａＡＳ
層をＭＯＣＶＤ法により選択的に基板に再成長させるに
際し、成長温度範囲が４５０〜５５０℃で、かつ、気相
中のＶ族原料と■族原料の濃度比を、これらの原料から
成るアンドープのＧａＡｓを成長した時にそのキャリア
濃度がｌ Ｑ １５ｃｍ以下となるように設定して、電
界効果トランジスタを製造するものである。
Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔもしくはヘテロ構造Ｆ
ＥＴのオーミックコンタクトをとるためのｎ＋ＧａＡＳ
層をＭＯＣＶＤ法により選択的に基板に再成長させるに
際し、成長温度範囲が４５０〜５５０℃で、かつ、気相
中のＶ族原料と■族原料の濃度比を、これらの原料から
成るアンドープのＧａＡｓを成長した時にそのキャリア
濃度がｌ Ｑ １５ｃｍ以下となるように設定して、電
界効果トランジスタを製造するものである。
［作用］
ＭＯＣＶＤ法によるＧａＡｓエピタキシャル成長温度を
６００℃よりも低くすると、いかなる温度においても必
ずＧａＡｓ結晶の表面状態が悪化すると考えられていた
。しかし、成長温度が４５０〜５５０ ℃の範囲で、か
つ、気相中のＶ族原料と■族原料の濃度比を、アンドー
プのＧａＡｓを成長した時にそのキャリア濃度がｌ Ｑ
”ｃ ｍ−３以下となるように設定した場合には、例
外的に鏡面成長が得られ、良質なｎ 十Ｇ ａ Ａ ｓ
層が成長することがわかった。
６００℃よりも低くすると、いかなる温度においても必
ずＧａＡｓ結晶の表面状態が悪化すると考えられていた
。しかし、成長温度が４５０〜５５０ ℃の範囲で、か
つ、気相中のＶ族原料と■族原料の濃度比を、アンドー
プのＧａＡｓを成長した時にそのキャリア濃度がｌ Ｑ
”ｃ ｍ−３以下となるように設定した場合には、例
外的に鏡面成長が得られ、良質なｎ 十Ｇ ａ Ａ ｓ
層が成長することがわかった。
［実施例］
以下、本発明の電界効果トランジスタの製造方法を第１
図〜第５図を用いて説明する。
図〜第５図を用いて説明する。
本実施例の電界効果トランジスタの製造方法は、第４図
に示すｎ十ＧａＡｓ選択再成長構造のＧａＡｓＭＥＳＦ
ＥＴ、もしくは第５図に示すｎ＋ＧａＡｓ選択再成長構
造でヘテロ構造を持っＦＥＴにおいて、そのオーミック
コンタクトをとるためのｎ＋ＧａＡｓ層をＭＯＣＶ Ｄ
法により選択的に基板に再成長させる際の成長条件に特
徴がある。
に示すｎ十ＧａＡｓ選択再成長構造のＧａＡｓＭＥＳＦ
ＥＴ、もしくは第５図に示すｎ＋ＧａＡｓ選択再成長構
造でヘテロ構造を持っＦＥＴにおいて、そのオーミック
コンタクトをとるためのｎ＋ＧａＡｓ層をＭＯＣＶ Ｄ
法により選択的に基板に再成長させる際の成長条件に特
徴がある。
即ち、ＭＯＣＶＤ法によるｎ ”Ｇ ａ Ａ ｓ層の選
択再成長を４５０〜５５０ ℃の低温の成長温度範囲で
行う。
択再成長を４５０〜５５０ ℃の低温の成長温度範囲で
行う。
しかも、その時の気相中の■族原料と■族原料の濃度比
いわゆる■／■比をその温度で成長させたアンドープＧ
ａＡｓのキャリア濃度が１０”ｃｍ−’以下となるよう
なＶ１ｍ比に設定する。
いわゆる■／■比をその温度で成長させたアンドープＧ
ａＡｓのキャリア濃度が１０”ｃｍ−’以下となるよう
なＶ１ｍ比に設定する。
このようにすることにより、不純物拡散やヘテロ界面急
峻性の劣化を生じさせることなしに、良質なｎ＋ＧａＡ
ｓ層の選択再成長が可能となる。
峻性の劣化を生じさせることなしに、良質なｎ＋ＧａＡ
ｓ層の選択再成長が可能となる。
ここで前提条件となる原料系としては、通常のＭＯＣＶ
Ｄ法と同様に、キャリアガスとしてＨ。
Ｄ法と同様に、キャリアガスとしてＨ。
もしくはＮ、ガスを用い、■族原料としてＴＭＧ（）リ
メチルガリウム）もしくはＴＥＧ（トリエチルガリウム
）、■族原料としてＡＳＨ３（アルシン）もしくは有機
Ａｓを用いる。
メチルガリウム）もしくはＴＥＧ（トリエチルガリウム
）、■族原料としてＡＳＨ３（アルシン）もしくは有機
Ａｓを用いる。
なお、ｎ型ドーパントとしてはＳ ＋ Ｈ４１Ｓ ＋
ｔＨｅｒ ＨｔＳｅ、ＨｔＳ、 トリメチルスズな
どが好ましい。
ｔＨｅｒ ＨｔＳｅ、ＨｔＳ、 トリメチルスズな
どが好ましい。
また、成長温度を４５０〜５５０°Ｃに限定した理由は
次の通りである。
次の通りである。
我々の実験によれば、６００°Ｃ以上は問題はないが、
成長温度の低下と共にＧａＡｓ結晶の表面状態が悪化し
、５５０℃では必要とする鏡面が全く得られないことが
分かった。しかしながら、さらに温度を下げると、５０
０℃及び４５０℃では鏡面となることも分かった。そし
て、４００℃以下ではＴＭＧの分散効率が低下しほとん
ど成長しなくなる。従って、低温成長の温度範囲は４５
０′Ｃ〜５５０℃の範囲にあり、特に５００ ℃付近が
良いとの結論を得た。何故ならば第１図に示すように鏡
面成長が得られた５００°Ｃ成長ＧａＡｓと４５０℃成
長ＧａＡｓの４．２にのＰＬ（フォトルミネッセンス）
発光を比較すると、４５０°ＣではＰＬ発光ピークがブ
ロードで非常に弱く結晶性が悪いのに対して、５００℃
成長では正常なＰＬ発光ピークが観察されたからである
。禁制帯幅に相当するエネルギ（ｅＶ）に現れるＰＬ発
光ピークの強度は、結晶性が良いほど強く現れる。従っ
て、このピークから結晶構造の良否を判定することがで
きる。
成長温度の低下と共にＧａＡｓ結晶の表面状態が悪化し
、５５０℃では必要とする鏡面が全く得られないことが
分かった。しかしながら、さらに温度を下げると、５０
０℃及び４５０℃では鏡面となることも分かった。そし
て、４００℃以下ではＴＭＧの分散効率が低下しほとん
ど成長しなくなる。従って、低温成長の温度範囲は４５
０′Ｃ〜５５０℃の範囲にあり、特に５００ ℃付近が
良いとの結論を得た。何故ならば第１図に示すように鏡
面成長が得られた５００°Ｃ成長ＧａＡｓと４５０℃成
長ＧａＡｓの４．２にのＰＬ（フォトルミネッセンス）
発光を比較すると、４５０°ＣではＰＬ発光ピークがブ
ロードで非常に弱く結晶性が悪いのに対して、５００℃
成長では正常なＰＬ発光ピークが観察されたからである
。禁制帯幅に相当するエネルギ（ｅＶ）に現れるＰＬ発
光ピークの強度は、結晶性が良いほど強く現れる。従っ
て、このピークから結晶構造の良否を判定することがで
きる。
さらに、Ｖ／ＩＩＩ比をその温度で成長させたアンドー
プＧａＡｓのキャリア濃度がＩ Ｑ ”ｃ ｍ−’以下
となるようなＶ／Ｉｎ比に限定したのは、次の理由によ
る。
プＧａＡｓのキャリア濃度がＩ Ｑ ”ｃ ｍ−’以下
となるようなＶ／Ｉｎ比に限定したのは、次の理由によ
る。
良質なｎ ”Ｇ ａ Ａ ｓ層を成長するためには、ド
ーピングの母体となるアンドープＧａＡｓの純度、結晶
性を良質にしておく必要がある。第２図は成長温度５０
０℃でのアンドープＧａＡｓのキャリア濃度とＰＬ発光
特性のＶ／ＩＩＩ比（この場合［Ａｓ Ｈｓ］／ ［Ｔ
Ｍ Ｇ ］比）依存性を示したものである。
ーピングの母体となるアンドープＧａＡｓの純度、結晶
性を良質にしておく必要がある。第２図は成長温度５０
０℃でのアンドープＧａＡｓのキャリア濃度とＰＬ発光
特性のＶ／ＩＩＩ比（この場合［Ａｓ Ｈｓ］／ ［Ｔ
Ｍ Ｇ ］比）依存性を示したものである。
高純度かつ結晶性のよい（高抵抗な）Ｖ／ＩＩＩ比の範
囲がＶ／［［＝４０〜５２にあることが分かる。しかも
、第３図に示すようにＶ／ＩＩ［＝５０では、優れた結
晶性を示すバンド端ピーク（Ｆ Ｅ）が非常にシャープ
なピークとして存在しているからである。
囲がＶ／［［＝４０〜５２にあることが分かる。しかも
、第３図に示すようにＶ／ＩＩ［＝５０では、優れた結
晶性を示すバンド端ピーク（Ｆ Ｅ）が非常にシャープ
なピークとして存在しているからである。
次に具体例について述べる。
民生五ユ
第４図に示したｎ＋ＧａＡｓ選択再成長構造ＦＥＴにお
けるｎ＋ＧａＡｓ層６の選択再成長をＭＯＣＶＤ法を用
いて次の成長条件で行った。
けるｎ＋ＧａＡｓ層６の選択再成長をＭＯＣＶＤ法を用
いて次の成長条件で行った。
成長温度５００℃，キャリアガス：Ｈ，２０Ｑ／ｍｉｎ
、原料：ＴＭＧ４５ｃｃ／ｍｉｎ、ＡｓＨ３（１０％Ｈ
，ベース）ｌｏｏｏｃｃ／ｍｉｎ、 ドーバント：
Ｓ ｉ ｔＨｅ（１０ｐ ｐｍＨｔべ−７，）１００Ｑ
ｃｃ／ｍｉｎ、この場合のＶ／Ｉ比は５０である。この
成長条件により成長したｎ＋ＧａＡｓ層のキャリア濃度
は７ Ｘ １０ Ｉｌｌ Ｃｍ−３であり、非常に高濃
度のドーピング即ち低抵抗のｎ ”Ｇ ａ Ａ ｓオー
ミックコンタクト層を形成できた。
、原料：ＴＭＧ４５ｃｃ／ｍｉｎ、ＡｓＨ３（１０％Ｈ
，ベース）ｌｏｏｏｃｃ／ｍｉｎ、 ドーバント：
Ｓ ｉ ｔＨｅ（１０ｐ ｐｍＨｔべ−７，）１００Ｑ
ｃｃ／ｍｉｎ、この場合のＶ／Ｉ比は５０である。この
成長条件により成長したｎ＋ＧａＡｓ層のキャリア濃度
は７ Ｘ １０ Ｉｌｌ Ｃｍ−３であり、非常に高濃
度のドーピング即ち低抵抗のｎ ”Ｇ ａ Ａ ｓオー
ミックコンタクト層を形成できた。
且止±１
具体例１の成長において、５ｉｔＨｓのかわりに）（、
Ｓｅをドーパントとして用いた場合にも同様の効果を得
ることができた。
Ｓｅをドーパントとして用いた場合にも同様の効果を得
ることができた。
民止■ユ
第５図に示したヘテロ構造ＦＥＴのｎ”ＧａＡＳ層の選
択再成長を、具体例１もしくは具体例２に示した成長条
件で行ったところ、やはり同様な効果を得ることができ
た。特に、ヘテロ界面急峻性の劣化は殆どなかった。
択再成長を、具体例１もしくは具体例２に示した成長条
件で行ったところ、やはり同様な効果を得ることができ
た。特に、ヘテロ界面急峻性の劣化は殆どなかった。
［発明の効果］
以上の説明から明らかなように本発明によれば、ｎ＋Ｇ
ａＡｓ選択再成長構造のＦＥＴにおいて、高濃度のｎ＋
ＧａＡｓオーミックコンタクト層をチャネル層のキャリ
アプロファイルの劣化なしに形成できる。また、ヘテロ
構造においても同様であり、かつヘテロ界面急峻性の劣
化も有効に抑止できる。
ａＡｓ選択再成長構造のＦＥＴにおいて、高濃度のｎ＋
ＧａＡｓオーミックコンタクト層をチャネル層のキャリ
アプロファイルの劣化なしに形成できる。また、ヘテロ
構造においても同様であり、かつヘテロ界面急峻性の劣
化も有効に抑止できる。
第１図はＭ ＯＣＶ Ｄ法によるｎ十〇ａＡｓ５の選択
再成長温度に対するフォトルミネッセンスの強度特性図
、第２図は［Ａ ＳＨ３］／［ＴＭ０１モル比、即ちＶ
／Ｉ［［比に対する低温成長ＧａＡｓのキャリア濃度関
係を示す特性図、第３図はＶ／ＩＩＩ比に対するフォト
ルミネッセンスの強度特性図、第４図はｎ ”Ｇ ａ
Ａ ｓ選択再成長構造ＦＥＴを示す断面図、第５図はｎ
＋ＧａＡｓ選択再成長構造へテロ構造ＦＥＴを示す断面
図、第６図は従来構造ＦＥＴの断面図、第７図はＬＤＤ
構造ＦＥＴの断面図である。 １はソース電極、２はゲート電極、３はドレイン電極、
５はイ層、６はｎ ＋Ｇ ａ Ａ ｓ層、１０は［Ａｓ
Ｈｓコ／［ＴＭ０１ 第２図 １．４９ １．５１ １．５３ （ｅＶ）
１’／ＩＩＩ比に対するＰＬの強度特性第４図 ｎ’ＧａＡｓ層選択再成長構造でへテａ構造のＰＥＴ第
５図
再成長温度に対するフォトルミネッセンスの強度特性図
、第２図は［Ａ ＳＨ３］／［ＴＭ０１モル比、即ちＶ
／Ｉ［［比に対する低温成長ＧａＡｓのキャリア濃度関
係を示す特性図、第３図はＶ／ＩＩＩ比に対するフォト
ルミネッセンスの強度特性図、第４図はｎ ”Ｇ ａ
Ａ ｓ選択再成長構造ＦＥＴを示す断面図、第５図はｎ
＋ＧａＡｓ選択再成長構造へテロ構造ＦＥＴを示す断面
図、第６図は従来構造ＦＥＴの断面図、第７図はＬＤＤ
構造ＦＥＴの断面図である。 １はソース電極、２はゲート電極、３はドレイン電極、
５はイ層、６はｎ ＋Ｇ ａ Ａ ｓ層、１０は［Ａｓ
Ｈｓコ／［ＴＭ０１ 第２図 １．４９ １．５１ １．５３ （ｅＶ）
１’／ＩＩＩ比に対するＰＬの強度特性第４図 ｎ’ＧａＡｓ層選択再成長構造でへテａ構造のＰＥＴ第
５図
Claims (1)
- 【特許請求の範囲】 ＧａＡｓＭＥＳＦＥＴもしくはヘテロ構造ＦＥＴのオー
ミックコンタクトをとるためのｎ＾＋ＧａＡｓ層をＭＯ
ＣＶＤ法により選択的に基板に再成長させるに際し、 成長温度範囲が４５０〜５５０℃で、 かつ、気相中のＶ族原料とIII族原料の濃度比を、これ
らの原料から成るアンドープのＧａＡｓを成長した時に
そのキャリア濃度が１０＾１＾５ｃｍ＾−＾３以下とな
るように設定したことを特徴とする電界効果トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185792A JP2663641B2 (ja) | 1989-07-18 | 1989-07-18 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185792A JP2663641B2 (ja) | 1989-07-18 | 1989-07-18 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0350744A true JPH0350744A (ja) | 1991-03-05 |
| JP2663641B2 JP2663641B2 (ja) | 1997-10-15 |
Family
ID=16176977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1185792A Expired - Lifetime JP2663641B2 (ja) | 1989-07-18 | 1989-07-18 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2663641B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH076971A (ja) * | 1993-01-25 | 1995-01-10 | Ohio Aerospace Inst | 合成半導体及び制御されたそのドーピング |
| US5445977A (en) * | 1992-04-24 | 1995-08-29 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a Schottky field effect transistor |
| US5709745A (en) * | 1993-01-25 | 1998-01-20 | Ohio Aerospace Institute | Compound semi-conductors and controlled doping thereof |
| JP2010225981A (ja) | 2009-03-25 | 2010-10-07 | Fujitsu Ltd | 光半導体素子、集積素子、光半導体素子の製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5368397B2 (ja) * | 2010-09-07 | 2013-12-18 | 日本電信電話株式会社 | 電界効果トランジスタおよびその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62143896A (ja) * | 1985-12-16 | 1987-06-27 | Nec Corp | 化合物半導体結晶成長方法 |
| JPS62182195A (ja) * | 1986-02-04 | 1987-08-10 | Nec Corp | ３−ｖ族化合物半導体の成長方法 |
| JPS62223100A (ja) * | 1986-03-20 | 1987-10-01 | Sanyo Electric Co Ltd | ＧａＡｓ単結晶の成長方法 |
| JPS6390172A (ja) * | 1986-10-02 | 1988-04-21 | Nec Corp | 電界効果トランジスタ及びその製造方法 |
-
1989
- 1989-07-18 JP JP1185792A patent/JP2663641B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5709745A (en) * | 1993-01-25 | 1998-01-20 | Ohio Aerospace Institute | Compound semi-conductors and controlled doping thereof |
| JP2010225981A (ja) | 2009-03-25 | 2010-10-07 | Fujitsu Ltd | 光半導体素子、集積素子、光半導体素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2663641B2 (ja) | 1997-10-15 |
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