JPH0350770A - Ｍｏｓ型半導体集積回路装置 - Google Patents
Ｍｏｓ型半導体集積回路装置Info
- Publication number
- JPH0350770A JPH0350770A JP1185363A JP18536389A JPH0350770A JP H0350770 A JPH0350770 A JP H0350770A JP 1185363 A JP1185363 A JP 1185363A JP 18536389 A JP18536389 A JP 18536389A JP H0350770 A JPH0350770 A JP H0350770A
- Authority
- JP
- Japan
- Prior art keywords
- high melting
- layer
- polycrystalline silicon
- silicon layer
- point metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はＭＯＳ型半導体集積回路装置の電極構造に関し
、電極に高融点金属を用いた電極構造に関する。
、電極に高融点金属を用いた電極構造に関する。
［従来の技術］
従来より、半導体装置の電極配線にはＡＬや多結晶シリ
コン、それに多結晶シリコン層とシリサイド層の二層を
用いたポリサイド配線が広（用いられている。ＡＪ、は
比抵抗が小さ（、シリコン基板とのコンタクトも良好で
あるため多用されているが融点が低いために高温処理工
程が全て終了した後でなげれば用いられないという制約
がある。
コン、それに多結晶シリコン層とシリサイド層の二層を
用いたポリサイド配線が広（用いられている。ＡＪ、は
比抵抗が小さ（、シリコン基板とのコンタクトも良好で
あるため多用されているが融点が低いために高温処理工
程が全て終了した後でなげれば用いられないという制約
がある。
従って、ＭＯＳデバイスを自己整合法で作る場合や多１
ツ配線構造の集積回路を作る場合には多結晶シリコン配
線やポリサイド配線が良（用いられる微線化が進むにつ
れて、配線の抵抗が問題になり、多結晶シリコン配線か
らポリサイ４、ド配線に変わり、２μｍプロセス、１．
２μｍプロセス、０．８μｍプロセスでは、おもにポリ
サイド配線が使用されている。しかし、微細化が進むに
したがってポリサイド配線でも抵抗が問題になり、高融
点金属配線の実用化が要求されている。
ツ配線構造の集積回路を作る場合には多結晶シリコン配
線やポリサイド配線が良（用いられる微線化が進むにつ
れて、配線の抵抗が問題になり、多結晶シリコン配線か
らポリサイ４、ド配線に変わり、２μｍプロセス、１．
２μｍプロセス、０．８μｍプロセスでは、おもにポリ
サイド配線が使用されている。しかし、微細化が進むに
したがってポリサイド配線でも抵抗が問題になり、高融
点金属配線の実用化が要求されている。
しかし、高融点金属配線の実用化にはい（つかの問題点
が残っており、いまだ実用化にいたっていない。
が残っており、いまだ実用化にいたっていない。
第２図（α）〜第２図（ｄ）に例を挙げ以下に従来の方
法について説明する。
法について説明する。
第２図（ＩＺ）に示すように、Ｐ型Ｓ１１結晶基板１１
上に、フィールド酸化膜１２とゲート絶縁膜１３を形成
する。
上に、フィールド酸化膜１２とゲート絶縁膜１３を形成
する。
第２図（ｂ）に示すように、多結晶シリコン層１４を形
成した後、Ｎ＋拡散を熱拡散でおこなった後、その上に
高融点金属層１５を形成した後、電極及び配線となる部
分を残して、他をホトエツチングで除去する。
成した後、Ｎ＋拡散を熱拡散でおこなった後、その上に
高融点金属層１５を形成した後、電極及び配線となる部
分を残して、他をホトエツチングで除去する。
第２図（Ｃ）に示すように、イオン打込みによってＮ＋
拡散をおこない、ソース及びドレイン１６を形成する。
拡散をおこない、ソース及びドレイン１６を形成する。
その上に、０ＶＤＳｉＯ，膜１７を形成する。
第２図（ｄ）に示すように、窒素雰囲気中で高温の熱処
理をおこなって、ソース及びドレイン１６の不純物の活
性化とＯ’ＶＤＳｉＯ，膜１７のアニールをおこなう。
理をおこなって、ソース及びドレイン１６の不純物の活
性化とＯ’ＶＤＳｉＯ，膜１７のアニールをおこなう。
熱アニール工程が入ると、多結晶シリコン層１４と高融
点金属層１５が反応してシリサイド層１８が形成される
。
点金属層１５が反応してシリサイド層１８が形成される
。
多結晶シリコンの厚みによるが、熱処理の温度と時間に
よって、反応が進行し、場合によっては下地となる多結
晶シリコン層がなくなってしまうほど反応が進行する。
よって、反応が進行し、場合によっては下地となる多結
晶シリコン層がなくなってしまうほど反応が進行する。
この反応の進行具合によって、シリサイドの結晶粒が多
結晶シリコンを突き抜けたり、シリサイド膜及び高融点
金属膜のヒズミが直接、ゲート絶縁膜につたわり、ゲー
ト絶縁膜に悪影響をおよぼし、ゲート絶縁膜の絶縁耐圧
をいちじるしく降下させると同時に、絶縁が破壊される
にいたる。この現象によって、歩留りが低下すると同時
に信頼性がいちじるしく悪（、高融点金属のゲート電極
及び配線に使用されえなかつた。
結晶シリコンを突き抜けたり、シリサイド膜及び高融点
金属膜のヒズミが直接、ゲート絶縁膜につたわり、ゲー
ト絶縁膜に悪影響をおよぼし、ゲート絶縁膜の絶縁耐圧
をいちじるしく降下させると同時に、絶縁が破壊される
にいたる。この現象によって、歩留りが低下すると同時
に信頼性がいちじるしく悪（、高融点金属のゲート電極
及び配線に使用されえなかつた。
［発明が解決しようとする課題］
本発明の方法は、熱処理によっておこる高融点金属層の
下地多結晶シリコン層との反応、それによって発生する
多結晶シリコン層の薄膜化、シリサイド粒の多結晶シリ
コン層の突き抜け、及びシリサイド膜及び高融点金属膜
のヒズミの影響を防止し、ゲート絶縁膜への悪影響（耐
圧降下、絶縁リーク等）を防止し、素子の歩留向上及び
信頼性を向上する事を目的とする。
下地多結晶シリコン層との反応、それによって発生する
多結晶シリコン層の薄膜化、シリサイド粒の多結晶シリ
コン層の突き抜け、及びシリサイド膜及び高融点金属膜
のヒズミの影響を防止し、ゲート絶縁膜への悪影響（耐
圧降下、絶縁リーク等）を防止し、素子の歩留向上及び
信頼性を向上する事を目的とする。
［課題を解決するための手段］
不純物をドープした多結晶シリコン層上に安定で導電性
のある高融点金属の窒化膜を形成し、その上に高融点金
属層を形成する事によって高融点金属が多結晶シリコン
層の中に侵入し、反応してシリサイドを形成してい（の
を防止する。
のある高融点金属の窒化膜を形成し、その上に高融点金
属層を形成する事によって高融点金属が多結晶シリコン
層の中に侵入し、反応してシリサイドを形成してい（の
を防止する。
［実施例］
第１図（α）〜第１図（ｄ）に例を挙げて本発明の方法
について説明する。
について説明する。
第１図（α）に示すように、Ｐ型Ｓ１単結晶基板１上に
、フィールド酸化膜２及びゲート絶縁膜３を形成する。
、フィールド酸化膜２及びゲート絶縁膜３を形成する。
第１図（ｈ）に示すように、その上に、多結晶シリコン
層４を５００＾程度形成したのち、Ｎ＋拡散を熱拡散で
おこなう。その上にチタンナイトライド層８を４ｏｏＸ
Ｈ度形成し、その上に、高融点金属層５を３０００Ｘ程
度形成し、必要な電極及び配線領域を残して、他をエツ
チング除去する。
層４を５００＾程度形成したのち、Ｎ＋拡散を熱拡散で
おこなう。その上にチタンナイトライド層８を４ｏｏＸ
Ｈ度形成し、その上に、高融点金属層５を３０００Ｘ程
度形成し、必要な電極及び配線領域を残して、他をエツ
チング除去する。
第１図＜ｃ＞に示すように、イオン打込みによってＮ
拡散をおこない、ソース及びドレイン６を形成する。そ
の上に、ｏｖｐｓｔｏ、ｇ７を形成する。
拡散をおこない、ソース及びドレイン６を形成する。そ
の上に、ｏｖｐｓｔｏ、ｇ７を形成する。
第１図（ｄ）に示すように、窒素雰囲気中で高温の熱処
理をおこなって、ソース及びドレイン乙の不純物の活性
化と０ＶＤＳｉ０２膜７のアニールをおこなう。熱アニ
ール工程が入っても多結晶シリコン層と高融点金属層と
の間にチタンナイトライド膜があるので、両者の反応は
おこらない。
理をおこなって、ソース及びドレイン乙の不純物の活性
化と０ＶＤＳｉ０２膜７のアニールをおこなう。熱アニ
ール工程が入っても多結晶シリコン層と高融点金属層と
の間にチタンナイトライド膜があるので、両者の反応は
おこらない。
［発明の効果コ
本発明の方法によると、多結晶シリコン層と高融点金属
層の間に安定な、導電性のある高融点金属窒化物層をも
うける事によって、上層の高融点金属層と多結晶シリコ
ン層と反応するのを防止し、反応によって発生するシリ
サイドの結晶粒が多結晶シリコン層を突き抜けて、ゲー
ト膜に悪影響を与えたり、シリサイド膜及び高融点金属
膜のヒズミが直接ゲート絶縁膜につたわって、絶縁耐圧
をいちじるしく降下させたり、絶縁が破壊されるといっ
た事もな（なる。
層の間に安定な、導電性のある高融点金属窒化物層をも
うける事によって、上層の高融点金属層と多結晶シリコ
ン層と反応するのを防止し、反応によって発生するシリ
サイドの結晶粒が多結晶シリコン層を突き抜けて、ゲー
ト膜に悪影響を与えたり、シリサイド膜及び高融点金属
膜のヒズミが直接ゲート絶縁膜につたわって、絶縁耐圧
をいちじるしく降下させたり、絶縁が破壊されるといっ
た事もな（なる。
又、そのために下地の多結晶シリコン層を薄（する事が
でき、電極及び配線を薄（でき、段差形状を改善する事
ができる。
でき、電極及び配線を薄（でき、段差形状を改善する事
ができる。
又、必要に応じて、段差形状をそのままにして高融点金
属層を厚くする事ができ、配線抵抗を小さ（する事がで
きる。
属層を厚くする事ができ、配線抵抗を小さ（する事がで
きる。
第１図（α）〜第１図（ｄ）は本発明の方法による、工
程順の断面略図である。 第２図（α）〜第２図（ｄ）は従来の方法による、工程
順の断面略図である。 以上
程順の断面略図である。 第２図（α）〜第２図（ｄ）は従来の方法による、工程
順の断面略図である。 以上
Claims (3)
- （１）半導体基板表面に形成されたゲート絶縁膜上に、
基板と逆導電型不純物もしくは同じ導電型不純物がドー
プされた多結晶シリコン層、高融点金属窒化物層及び高
融点金属層からなりたっているゲート電極を有する事を
特徴とするＭＯＳ型半導体集積回路装置。 - （２）該高融点金属窒化物層がチタンナイトライド膜で
ある事を特徴とする請求項１記載のＭＯＳ型半導体集積
回路装置。 - （３）該多結晶シリコン層の厚みが２００Å〜２５００
Å、該高融点金属窒化物層の厚みが１００Å〜１５００
Åである事を特徴とする請求項１記載のＭＯＳ型半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185363A JPH0350770A (ja) | 1989-07-18 | 1989-07-18 | Ｍｏｓ型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185363A JPH0350770A (ja) | 1989-07-18 | 1989-07-18 | Ｍｏｓ型半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0350770A true JPH0350770A (ja) | 1991-03-05 |
Family
ID=16169491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1185363A Pending JPH0350770A (ja) | 1989-07-18 | 1989-07-18 | Ｍｏｓ型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0350770A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5668394A (en) * | 1993-06-24 | 1997-09-16 | United Microelectronics Corporation | Prevention of fluorine-induced gate oxide degradation in WSi polycide structure |
| WO1998059372A1 (en) * | 1997-06-20 | 1998-12-30 | Hitachi, Ltd. | Semiconductor integrated circuit and method of fabricating the same |
-
1989
- 1989-07-18 JP JP1185363A patent/JPH0350770A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5668394A (en) * | 1993-06-24 | 1997-09-16 | United Microelectronics Corporation | Prevention of fluorine-induced gate oxide degradation in WSi polycide structure |
| WO1998059372A1 (en) * | 1997-06-20 | 1998-12-30 | Hitachi, Ltd. | Semiconductor integrated circuit and method of fabricating the same |
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