JPH0350822A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0350822A JPH0350822A JP1188283A JP18828389A JPH0350822A JP H0350822 A JPH0350822 A JP H0350822A JP 1188283 A JP1188283 A JP 1188283A JP 18828389 A JP18828389 A JP 18828389A JP H0350822 A JPH0350822 A JP H0350822A
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- Japan
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- silicon
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体装置に関し、シリコン基板上にＩｎ −
Ｖ 族化合物を成長させる半導体装置の製造方法に関す
るものである。
Ｖ 族化合物を成長させる半導体装置の製造方法に関す
るものである。
〈従来の技術〉
シリコンを材料とした集積回路は高度の集積化技術が確
立されており、また基板となるシリコン単結晶は安価で
大口径のものが得られることから低価格で製造されてい
る。これに対し、ガリウムひ素をはじめとするＩｎ −
ｖ族化合物半導体はシソコン半導体よりも高速で動作す
る素子をつくれること、シリコン半導体では作製できな
い発光素子をつくれること等から、近年急速に開発が進
められており、既にガリウムひ素集積回路では実用化の
段階に入っている。しかし、■−Ｙ族化合物の単結晶は
大口径化が難しい事等からその素子は高価なものとなっ
ており、また集積化技術も主針発達するに致っていない
。このようなことからシリコン半導体と■−Ｙ族化合物
半導体とはｔ目補的な関係となっており、あるシヌテム
を組み上げる場合には性能と価格を考慮し両方が混在し
た形で設計されている。設計に際しては、現在各材料ご
とに別々のチップとして集積回路が作られているために
、チップとして分かれた各集積回路を組合わせなければ
ならず、またチップ間の余分な配線も必要となるために
シヌテムの高性能化を防げている。このような閉頭を解
決するためにそれぞれ異なった材料からなる半導体素子
を同一基板上に形成しようとする試みが最近性われ始め
ており、ンリコン単結晶基板上にガリウムひ素手導体素
子とシリコン半導体素子を並べて形成するというような
ことが行われている（例えばＩＥＥＥ ＧａＡｓＩＣ
シンポジウム、＋９８８．Ｐ、２３９−２４２参照）。
立されており、また基板となるシリコン単結晶は安価で
大口径のものが得られることから低価格で製造されてい
る。これに対し、ガリウムひ素をはじめとするＩｎ −
ｖ族化合物半導体はシソコン半導体よりも高速で動作す
る素子をつくれること、シリコン半導体では作製できな
い発光素子をつくれること等から、近年急速に開発が進
められており、既にガリウムひ素集積回路では実用化の
段階に入っている。しかし、■−Ｙ族化合物の単結晶は
大口径化が難しい事等からその素子は高価なものとなっ
ており、また集積化技術も主針発達するに致っていない
。このようなことからシリコン半導体と■−Ｙ族化合物
半導体とはｔ目補的な関係となっており、あるシヌテム
を組み上げる場合には性能と価格を考慮し両方が混在し
た形で設計されている。設計に際しては、現在各材料ご
とに別々のチップとして集積回路が作られているために
、チップとして分かれた各集積回路を組合わせなければ
ならず、またチップ間の余分な配線も必要となるために
シヌテムの高性能化を防げている。このような閉頭を解
決するためにそれぞれ異なった材料からなる半導体素子
を同一基板上に形成しようとする試みが最近性われ始め
ており、ンリコン単結晶基板上にガリウムひ素手導体素
子とシリコン半導体素子を並べて形成するというような
ことが行われている（例えばＩＥＥＥ ＧａＡｓＩＣ
シンポジウム、＋９８８．Ｐ、２３９−２４２参照）。
このような構造を有する半導体装置が具体的にどのよう
にして作製されるかを示す為に、１例として第３図にシ
リコンＭＯ８ＦＥＴとガリウムひ素ＭＥＳＦＥＴを同一
チップ上に形成する場合の作製工程を示す。まず、シリ
コン単結晶基板ｌ上に通常のＭＯ８ＦＥＴ作製工程によ
りソース領域２、ドレイン領域３、ゲート酸化膜４、ゲ
ート電Ｗ５を形成した後、ガリウムひ素層を形成する領
域のシリコン基板表面を反応性イオンエツチング法によ
り垂直にエツチングする（第３図１）。次いで該エツチ
ング部に所定厚のガリウムひ素層をＭＢＥ法により成長
させる。この時シリコン表面が露出したエツチング部に
は単結晶ガリウムひ素層が成長し、酸化膜上には多結晶
ガリウムひ素層が成長する。この後、この不必要な多結
晶ガリウムひ素層をエツチングにより除去する（第３図
（ｂ））さらに単結晶ガリウムひ素層６上に通常のガリ
ウムひ素ＭＥＳＦＥＴ作製工程により、チャネル１留７
、ソース電極８、ドレイン電極９、ゲート電極１０を形
成する（第３図（Ｃ））。最後に、基板表面全面に絶縁
層１１を形成し、ガリウムひ素ＭＥＳＦＥＴ １４とシ
リコンＭＯ８ＦＥＴ１３を接続する為の電極上の絶縁層
を選択的に除去し、その上に配線電極１２を形成する。
にして作製されるかを示す為に、１例として第３図にシ
リコンＭＯ８ＦＥＴとガリウムひ素ＭＥＳＦＥＴを同一
チップ上に形成する場合の作製工程を示す。まず、シリ
コン単結晶基板ｌ上に通常のＭＯ８ＦＥＴ作製工程によ
りソース領域２、ドレイン領域３、ゲート酸化膜４、ゲ
ート電Ｗ５を形成した後、ガリウムひ素層を形成する領
域のシリコン基板表面を反応性イオンエツチング法によ
り垂直にエツチングする（第３図１）。次いで該エツチ
ング部に所定厚のガリウムひ素層をＭＢＥ法により成長
させる。この時シリコン表面が露出したエツチング部に
は単結晶ガリウムひ素層が成長し、酸化膜上には多結晶
ガリウムひ素層が成長する。この後、この不必要な多結
晶ガリウムひ素層をエツチングにより除去する（第３図
（ｂ））さらに単結晶ガリウムひ素層６上に通常のガリ
ウムひ素ＭＥＳＦＥＴ作製工程により、チャネル１留７
、ソース電極８、ドレイン電極９、ゲート電極１０を形
成する（第３図（Ｃ））。最後に、基板表面全面に絶縁
層１１を形成し、ガリウムひ素ＭＥＳＦＥＴ １４とシ
リコンＭＯ８ＦＥＴ１３を接続する為の電極上の絶縁層
を選択的に除去し、その上に配線電極１２を形成する。
このようにして、１つのシリコン単結晶基板上に並んだ
構造を有するガリウムひ素ＭＥＳＦＥＴとシリコンＭＯ
８ＦＥＴとからなる半導体装置が作製されるのであるが
、成長した単結晶ガリウムひ素層が第３図（ｂ）１５に
示すような突起を有しており、この突起を横切るように
配線された電極は突起部での電極厚みが薄くなるために
断線を起こす確率が高く、素子作製の歩留りを下げてい
る。
構造を有するガリウムひ素ＭＥＳＦＥＴとシリコンＭＯ
８ＦＥＴとからなる半導体装置が作製されるのであるが
、成長した単結晶ガリウムひ素層が第３図（ｂ）１５に
示すような突起を有しており、この突起を横切るように
配線された電極は突起部での電極厚みが薄くなるために
断線を起こす確率が高く、素子作製の歩留りを下げてい
る。
シリコン単結晶の（１００）面にガリウムひ素化合物を
ヘテロエピタキシャル成長させた場合ガリウムひ素の（
１００）面が成長するが、同時に溝の周辺部では（１０
０）面に対し２５°傾斜した（３１１ ）面の一ファセ
ットが生じ、このために単結晶ガリウムひ素層の周辺部
が厚くなる。第３図（ｂ）＋５に示した突起は、例えば
この（３１１）面の成長に起因しているものであり、他
の■−■族化合物についても、同様にシリコン単結晶基
板上に選択成長を行うと同じような突起を生じるため、
シリコン単結晶を基板としこの上に複数の＋ｎ−ｖ族化
合物半導体素子とシリコン半導体素子を集積した半導体
装置を作ろうとする場合には解決しておかなければなら
ない問題となっている。
ヘテロエピタキシャル成長させた場合ガリウムひ素の（
１００）面が成長するが、同時に溝の周辺部では（１０
０）面に対し２５°傾斜した（３１１ ）面の一ファセ
ットが生じ、このために単結晶ガリウムひ素層の周辺部
が厚くなる。第３図（ｂ）＋５に示した突起は、例えば
この（３１１）面の成長に起因しているものであり、他
の■−■族化合物についても、同様にシリコン単結晶基
板上に選択成長を行うと同じような突起を生じるため、
シリコン単結晶を基板としこの上に複数の＋ｎ−ｖ族化
合物半導体素子とシリコン半導体素子を集積した半導体
装置を作ろうとする場合には解決しておかなければなら
ない問題となっている。
このような突起はエツチング等の方法で除去することも
可能であるが、新たな工程が加わる事等から好ましくな
く、成長過程において突起が発生れた窪みにｔｎ −ｖ
族化合物を成長させる際の突起の発生を防止することを
目的とする。
可能であるが、新たな工程が加わる事等から好ましくな
く、成長過程において突起が発生れた窪みにｔｎ −ｖ
族化合物を成長させる際の突起の発生を防止することを
目的とする。
〈課題を解決するための手段〉
本発明では上記課題を解決するために、シリコン単結晶
基板上に設けられた窪み部分に［［−Ｖ族化合物を選択
成長させる際に窪みの形状に工夫を加え、該基板主表面
と該窪み側面とのなす角が両面の接するところで鋭角と
なるように窪みを形成する。
基板上に設けられた窪み部分に［［−Ｖ族化合物を選択
成長させる際に窪みの形状に工夫を加え、該基板主表面
と該窪み側面とのなす角が両面の接するところで鋭角と
なるように窪みを形成する。
く作 用〉
シリコン単結晶基板上に■−ｖ族化合物をヘテロエピタ
キシャル成長させた場合には、成長部位のシリコン単結
晶面に応じて特定の結晶面が成長する。成長した結晶の
端部でも同様に特定の結晶面が現われ、＋ｎ−ｖ族化合
物の場合多くは１ｆｌｌ（メサ状の形状を有する結晶と
なる。このような性質があるために、本発明のような形
状の窪みを用いることによって余分な結晶成長がなくな
り突起の発生を防げる。
キシャル成長させた場合には、成長部位のシリコン単結
晶面に応じて特定の結晶面が成長する。成長した結晶の
端部でも同様に特定の結晶面が現われ、＋ｎ−ｖ族化合
物の場合多くは１ｆｌｌ（メサ状の形状を有する結晶と
なる。このような性質があるために、本発明のような形
状の窪みを用いることによって余分な結晶成長がなくな
り突起の発生を防げる。
〈実施例〉
以下、実施例により本発明をさらに詳しく説明する。
実施例１゜
第１図に面方位（１００）を有するシリコン基板上にシ
リコンＭＯ８ＦＥＴとガリウムひ素ＭＥＳＦＥＴを形成
した場合の実施例を示す。
リコンＭＯ８ＦＥＴとガリウムひ素ＭＥＳＦＥＴを形成
した場合の実施例を示す。
まず、面方位（＋００）シリコン基板上に通常のプロセ
スによりシリコンＭＯ８ＦＥＴを形成する。次に、単結
晶ガリウムひ素層を形成する領域の５ｉＯｚ層２３、シ
リコン基板２０を（１１０＞方向に長方形にエツチング
する。この時、従来は垂直に、すなわちエツチングによ
り形成される溝のシリコン（＋００）面に垂直な方向の
断面形状が長方形になるように、堀り込んでいたのであ
るが、本実施例では該断面が第１図（ａ）に示すように
基板主表面と窪み側面とのなす角αが５５°となるよう
に方向性エツチングが可能であるイオンゴムエツチング
法により３μｍ堀り込んだ。シリコン単結晶基板（１０
０）面に成長する単結晶がリウムひ素層は表面に（１０
０）のファセノ）を形成し、その端部では（１００）面
に対し５５゜傾いた（ＩＩＩ）面が成長する。本実施例
でα＝５５°としたのは溝の側壁と（Ｉｌｌ）面とがぴ
ったりと接触しながらガリウムひ索車結晶が成長するよ
うにし、（３１１）のファセット発生を防ぐためである
。この後、第１図（ｂ）に示すようにＭＯＣＶＤ装置を
用いた２段階成長法により先に形成した溝３５内に７０
０℃でガリウムひ素単結晶層を３μｍ成長させる。この
時５ｉＯｚ層２３上には多結晶ガリウムひ素層２５が成
長している３さらに、成長したガリウムひ索車結晶上層
にドナユ゛７ 一不純物を添加しｎ型ガリウムひ素層字＃を形成した後
、この部分にレジヌト保護層を設は余分なガリウムひ素
多結晶層２５を化学エツチング法（でより除去した。エ
ツチング終了直前にエツチング液が単結晶ガリウムひ素
層２７の端部に触れるが、単結晶ガリウムひ素は多結晶
ガリウムひ素に比べてエツチング速度が遅いため、端部
のエンチングによる実用上の問題は生じなかった。以上
の工程により、図１（ｂ）に示す高抵抗ガリウムひ素５
Ｗ２６とチャネ／Ｉ／層となるｎ型ガリウムひ素層２７
が図１、（ａ）３５に示す溝の中に形成され、また、ガ
リウムひ素層２７の主表面とシリコン基板上のＳｉ０２
層２３の主表面とは同一高さになっており突起な存在し
なかった。
スによりシリコンＭＯ８ＦＥＴを形成する。次に、単結
晶ガリウムひ素層を形成する領域の５ｉＯｚ層２３、シ
リコン基板２０を（１１０＞方向に長方形にエツチング
する。この時、従来は垂直に、すなわちエツチングによ
り形成される溝のシリコン（＋００）面に垂直な方向の
断面形状が長方形になるように、堀り込んでいたのであ
るが、本実施例では該断面が第１図（ａ）に示すように
基板主表面と窪み側面とのなす角αが５５°となるよう
に方向性エツチングが可能であるイオンゴムエツチング
法により３μｍ堀り込んだ。シリコン単結晶基板（１０
０）面に成長する単結晶がリウムひ素層は表面に（１０
０）のファセノ）を形成し、その端部では（１００）面
に対し５５゜傾いた（ＩＩＩ）面が成長する。本実施例
でα＝５５°としたのは溝の側壁と（Ｉｌｌ）面とがぴ
ったりと接触しながらガリウムひ索車結晶が成長するよ
うにし、（３１１）のファセット発生を防ぐためである
。この後、第１図（ｂ）に示すようにＭＯＣＶＤ装置を
用いた２段階成長法により先に形成した溝３５内に７０
０℃でガリウムひ素単結晶層を３μｍ成長させる。この
時５ｉＯｚ層２３上には多結晶ガリウムひ素層２５が成
長している３さらに、成長したガリウムひ索車結晶上層
にドナユ゛７ 一不純物を添加しｎ型ガリウムひ素層字＃を形成した後
、この部分にレジヌト保護層を設は余分なガリウムひ素
多結晶層２５を化学エツチング法（でより除去した。エ
ツチング終了直前にエツチング液が単結晶ガリウムひ素
層２７の端部に触れるが、単結晶ガリウムひ素は多結晶
ガリウムひ素に比べてエツチング速度が遅いため、端部
のエンチングによる実用上の問題は生じなかった。以上
の工程により、図１（ｂ）に示す高抵抗ガリウムひ素５
Ｗ２６とチャネ／Ｉ／層となるｎ型ガリウムひ素層２７
が図１、（ａ）３５に示す溝の中に形成され、また、ガ
リウムひ素層２７の主表面とシリコン基板上のＳｉ０２
層２３の主表面とは同一高さになっており突起な存在し
なかった。
次に、１図（ｃ）に示すようにｎ型ガリウムひ素層２７
上にゲート電極２８、ソース電極２９、ドレイン電極３
０を形成し、ガリウムひ素ＭＥＳＦＥＴを完成させた。
上にゲート電極２８、ソース電極２９、ドレイン電極３
０を形成し、ガリウムひ素ＭＥＳＦＥＴを完成させた。
最後に、１図（ｄ）に示すように絶縁ＸΔ３４を形成し
ガリウムひ素ＭＥＳＦＥＴ３］とシリコンＭＯ３ＦＥＴ
３２を配線電極３３により接続し目的の素子を完成した
。配線電極３３で２つの素子を接続する際に、従来はガ
リウムひ素ＭＥＳＦＥＴ端部に存在する突起の為に断線
を起こしやすかったが、本実施例では突起が存在しない
ため断線は起こらなかった。
ガリウムひ素ＭＥＳＦＥＴ３］とシリコンＭＯ３ＦＥＴ
３２を配線電極３３により接続し目的の素子を完成した
。配線電極３３で２つの素子を接続する際に、従来はガ
リウムひ素ＭＥＳＦＥＴ端部に存在する突起の為に断線
を起こしやすかったが、本実施例では突起が存在しない
ため断線は起こらなかった。
実施例２゜
しｔ
本発明を発光ダイオード牟適用した実施例を第２図に示
す。
す。
まず、シリコン単結晶基板上に通常のプロセスによりシ
リコンＭＯ８ＦＥＴ４０を形成した。次（て、実施例Ｉ
と同様の方法で形成した窪みにＭＯＣＶＤ法による２段
階成長法により、７００°Ｃでｎ型ガリウムひ素層４１
を、次いでｎ型ガリウムひ素層４２を形成した。成長終
了後、実施例１と同様にして多結晶ガリウムひ素層を選
択的に除去し、ｎ型電極４３をｎ型ガリウムひ素層４２
に、ｐ型電極４４を前もってイオン注入により形成し＋ たｐ シリコン領域４５に形成する。最後に、電極４３
とシリコンＭ ＯＳ Ｆ Ｅ Ｔを配線下ｔア・１６；
てより接続した。この場合に於ても、従来みられたよう
なガリウムひ素、響上面端部に存在した突起による断線
は、突起が存在しないために全く起こらなかった。
リコンＭＯ８ＦＥＴ４０を形成した。次（て、実施例Ｉ
と同様の方法で形成した窪みにＭＯＣＶＤ法による２段
階成長法により、７００°Ｃでｎ型ガリウムひ素層４１
を、次いでｎ型ガリウムひ素層４２を形成した。成長終
了後、実施例１と同様にして多結晶ガリウムひ素層を選
択的に除去し、ｎ型電極４３をｎ型ガリウムひ素層４２
に、ｐ型電極４４を前もってイオン注入により形成し＋ たｐ シリコン領域４５に形成する。最後に、電極４３
とシリコンＭ ＯＳ Ｆ Ｅ Ｔを配線下ｔア・１６；
てより接続した。この場合に於ても、従来みられたよう
なガリウムひ素、響上面端部に存在した突起による断線
は、突起が存在しないために全く起こらなかった。
以上、実施例１及び２ではガリウムひ素化合物について
述べたが、本発明ばＧａＡｓＰ、ＩｎＰ等の他の＋ｎ−
ｖ族化合物の場合も有効である。また、実施例１及び２
では、窪み側面と基板主表面とのなす角が両面の接する
ところで５５°としたが、本実施例においてはこの角度
は５５° 以下であれば有効であり、実施例以外の場合
には、ここに述べた角度以外の角度も有効であり５５°
または５５°以下に限るものではない。また、該窪み
の基板に平行な断面での形状または窪み側面の方向は実
施例に示された長方形または（１１０＞に限られるもの
ではなく、側面の傾きについても必ずしも窪み全周にわ
たって鋭角とする必要はなく、配線部のみで十分である
。
述べたが、本発明ばＧａＡｓＰ、ＩｎＰ等の他の＋ｎ−
ｖ族化合物の場合も有効である。また、実施例１及び２
では、窪み側面と基板主表面とのなす角が両面の接する
ところで５５°としたが、本実施例においてはこの角度
は５５° 以下であれば有効であり、実施例以外の場合
には、ここに述べた角度以外の角度も有効であり５５°
または５５°以下に限るものではない。また、該窪み
の基板に平行な断面での形状または窪み側面の方向は実
施例に示された長方形または（１１０＞に限られるもの
ではなく、側面の傾きについても必ずしも窪み全周にわ
たって鋭角とする必要はなく、配線部のみで十分である
。
〈発明の効果〉
以上のように本発明によれば、シリコン単結晶基板上に
選択的に１■−Ｖ族化合物を形成する場合に、従来ｌ１
１−Ｖ族化合物成長層表面に生じていた突起を成長過程
でなくすことが可能であり、素子間を接続する電極の段
差による断線をなくすことができ、１つのシリコン単結
晶基板上に複数の１［−Ｖ族化合物半導体素子とシリコ
ン半導体素子を集積して作製される半導体装置の歩留り
を大きく上げることができるようになった。
選択的に１■−Ｖ族化合物を形成する場合に、従来ｌ１
１−Ｖ族化合物成長層表面に生じていた突起を成長過程
でなくすことが可能であり、素子間を接続する電極の段
差による断線をなくすことができ、１つのシリコン単結
晶基板上に複数の１［−Ｖ族化合物半導体素子とシリコ
ン半導体素子を集積して作製される半導体装置の歩留り
を大きく上げることができるようになった。
第１図及び第２図は本発明の詳細な説明するための半導
体装置断面図、第３図は従来の半導体装置断面図である
。 ２０：Ｓｉ 基板 ２１：ソーヌ領域 ２２ニドレイン領域 ２３：ゲート酸化膜 ２４：ゲート電極 ２５：多結晶ＧａＡｓＪｆＪ ２６：高抵抗ＧａＡｓ層 ２７：ｎ型ＧａＡｓ層 ２８：ゲート電極 ２９：ソーヌ電極 ３０ニドレイン電極 ３１ ： ＧａＡｓ ＭＥＳ ＦＥＴ ３２、 ４０ ： Ｓ ｉ ＭＯ８ＦＥＴ３３．４６：
配線電極 ３４．４７：絶縁層 ４１：ｐ型ＧａＡｓ層 ４２：ｎ型ＧａＡｓ層 ４３二ｎ側電極 ４４：９ｗｌ電極
体装置断面図、第３図は従来の半導体装置断面図である
。 ２０：Ｓｉ 基板 ２１：ソーヌ領域 ２２ニドレイン領域 ２３：ゲート酸化膜 ２４：ゲート電極 ２５：多結晶ＧａＡｓＪｆＪ ２６：高抵抗ＧａＡｓ層 ２７：ｎ型ＧａＡｓ層 ２８：ゲート電極 ２９：ソーヌ電極 ３０ニドレイン電極 ３１ ： ＧａＡｓ ＭＥＳ ＦＥＴ ３２、 ４０ ： Ｓ ｉ ＭＯ８ＦＥＴ３３．４６：
配線電極 ３４．４７：絶縁層 ４１：ｐ型ＧａＡｓ層 ４２：ｎ型ＧａＡｓ層 ４３二ｎ側電極 ４４：９ｗｌ電極
Claims (1)
- 【特許請求の範囲】 １、シリコン単結晶基板内に設けられた窪み部分にIII
−Ｖ族化合物を選択成長させる半導体装置の製造方法に
おいて、 該基板主表面と該窪み側面とのなす角が両面の接すると
ころで鋭角となっていることを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1188283A JPH0350822A (ja) | 1989-07-19 | 1989-07-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1188283A JPH0350822A (ja) | 1989-07-19 | 1989-07-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0350822A true JPH0350822A (ja) | 1991-03-05 |
Family
ID=16220933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1188283A Pending JPH0350822A (ja) | 1989-07-19 | 1989-07-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0350822A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06232126A (ja) * | 1993-02-03 | 1994-08-19 | Nippon Telegr & Teleph Corp <Ntt> | 複合半導体回路装置およびその作製方法 |
| US5416041A (en) * | 1993-09-27 | 1995-05-16 | Siemens Aktiengesellschaft | Method for producing an insulating trench in an SOI substrate |
| US5668023A (en) * | 1993-11-01 | 1997-09-16 | Lucent Technologies Inc. | Composition for off-axis growth sites on non-polar substrates |
| JP2010002314A (ja) * | 2008-06-20 | 2010-01-07 | Bridgestone Corp | ゴム材料の変形挙動予測装置及びゴム材料の変形挙動予測方法 |
-
1989
- 1989-07-19 JP JP1188283A patent/JPH0350822A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06232126A (ja) * | 1993-02-03 | 1994-08-19 | Nippon Telegr & Teleph Corp <Ntt> | 複合半導体回路装置およびその作製方法 |
| US5416041A (en) * | 1993-09-27 | 1995-05-16 | Siemens Aktiengesellschaft | Method for producing an insulating trench in an SOI substrate |
| US5668023A (en) * | 1993-11-01 | 1997-09-16 | Lucent Technologies Inc. | Composition for off-axis growth sites on non-polar substrates |
| JP2010002314A (ja) * | 2008-06-20 | 2010-01-07 | Bridgestone Corp | ゴム材料の変形挙動予測装置及びゴム材料の変形挙動予測方法 |
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