JPH0350848A - ハードマクロセル - Google Patents
ハードマクロセルInfo
- Publication number
- JPH0350848A JPH0350848A JP18480589A JP18480589A JPH0350848A JP H0350848 A JPH0350848 A JP H0350848A JP 18480589 A JP18480589 A JP 18480589A JP 18480589 A JP18480589 A JP 18480589A JP H0350848 A JPH0350848 A JP H0350848A
- Authority
- JP
- Japan
- Prior art keywords
- hard
- wiring
- macrocells
- macro cell
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体チップ上に組込まれて大規模集積回路装
置を実現するに好適なハードマクロセルに関する。
置を実現するに好適なハードマクロセルに関する。
（従来の技術）
近時、ＬＳＩの微細加工技術の進歩に伴い、１半導体チ
ップ上に集積可能な回路規模やその性能が飛躍的に向上
してきた。このような背景の下でのＡＳＩＣ技術の発展
に伴い、ユーザ仕様に基づく種々のカスタムＬＳＩの製
作が行われるようになってきた。
ップ上に集積可能な回路規模やその性能が飛躍的に向上
してきた。このような背景の下でのＡＳＩＣ技術の発展
に伴い、ユーザ仕様に基づく種々のカスタムＬＳＩの製
作が行われるようになってきた。
このようなカスタムＬＳＩの製作技術の１つに予めライ
ブラリ化されているマクロセルを組合わせてユーザ仕様
に従う大規模集積回路装置を実現する技術がある。この
技術は半導体チップ上に回路仕様に応じた複数のマクロ
セルを組込み、これらのマクロセルを相互に配線して全
体的な回路機能をシミュレートしてユーザ仕様に応じた
大規模集積回路装置を開発するものである。
ブラリ化されているマクロセルを組合わせてユーザ仕様
に従う大規模集積回路装置を実現する技術がある。この
技術は半導体チップ上に回路仕様に応じた複数のマクロ
セルを組込み、これらのマクロセルを相互に配線して全
体的な回路機能をシミュレートしてユーザ仕様に応じた
大規模集積回路装置を開発するものである。
しかしてこのような半導体チップ上に組込まれて大規模
集積回路装置の実現に供せられるマクロセルには、マス
クパターンの形が固定されてその性能が保証されている
コンパクトなハードマクロセルと、柾々の半導体プロセ
スに対応でき、柔軟性に富むソフトマクロセルとがある
。然し乍ら、ソフトマクロセルはハードマクロセルに比
較してそのセル寸法が大きくなりがちであり、しかもそ
の実現手段（配線パターンの変化等）によって性能が変
化すると云う問題を有している。この為、大規模集積回
路装置の設計・開発に際して、複数のソフトマクロセル
間の配線パターン等を変更する都度、その性能（特性）
が変化してしまうので、その回路機能のシミュレーショ
ンを含む大規模集積回路装置の設計・開発を簡易に行う
ことができないと云う問題がある。
集積回路装置の実現に供せられるマクロセルには、マス
クパターンの形が固定されてその性能が保証されている
コンパクトなハードマクロセルと、柾々の半導体プロセ
スに対応でき、柔軟性に富むソフトマクロセルとがある
。然し乍ら、ソフトマクロセルはハードマクロセルに比
較してそのセル寸法が大きくなりがちであり、しかもそ
の実現手段（配線パターンの変化等）によって性能が変
化すると云う問題を有している。この為、大規模集積回
路装置の設計・開発に際して、複数のソフトマクロセル
間の配線パターン等を変更する都度、その性能（特性）
が変化してしまうので、その回路機能のシミュレーショ
ンを含む大規模集積回路装置の設計・開発を簡易に行う
ことができないと云う問題がある。
これに対して上記ハードマクロセルはハードウェア的に
その実現構造が規定されているので、その性能（特性）
が予め既知となっており、ハードマクロセル間の配線パ
ターン等を変更する場合でもその性能を簡易にシミュレ
ートすることができる。しかし、逆にハードウェア的な
実現構造が定まっているので、配線パターンの変更に対
する融通性が非常に乏しいと云う不具合を持つ。具体的
には、半導体チップ上での配線領域が制限されるノで、
複数のハードマクロセルのレイアウトに大きな制限が加
わり、この結果、複数のハードマクロセル間での配線が
できなくなる場合も生じる。
その実現構造が規定されているので、その性能（特性）
が予め既知となっており、ハードマクロセル間の配線パ
ターン等を変更する場合でもその性能を簡易にシミュレ
ートすることができる。しかし、逆にハードウェア的な
実現構造が定まっているので、配線パターンの変更に対
する融通性が非常に乏しいと云う不具合を持つ。具体的
には、半導体チップ上での配線領域が制限されるノで、
複数のハードマクロセルのレイアウトに大きな制限が加
わり、この結果、複数のハードマクロセル間での配線が
できなくなる場合も生じる。
（発明が解決しようとする課題）
このように従来にあっては、半導体チップ上に複数のハ
ードマクロセルを組込んで大規模集積回路装置を実現す
る場合、ハードマクロセル間での配線領域が大きく制約
される為に、複数のハードマクロセルのレイアウト構造
に大きな制約が加わり、しかも場合によってはハードマ
クロセル間での配線ができなくなる事態も生じた。
ードマクロセルを組込んで大規模集積回路装置を実現す
る場合、ハードマクロセル間での配線領域が大きく制約
される為に、複数のハードマクロセルのレイアウト構造
に大きな制約が加わり、しかも場合によってはハードマ
クロセル間での配線ができなくなる事態も生じた。
本発明はこのような事情を考慮してなされたちので、そ
の目的とするところは、複数のハードマクロセルのレイ
アウトに大きな制約を受けることなく、シかもマクロセ
ル間の配線を簡易に行うことを可能とする大規模集結回
路装置を設計・開発するに好適なハードマクロセルを提
供することにある。
の目的とするところは、複数のハードマクロセルのレイ
アウトに大きな制約を受けることなく、シかもマクロセ
ル間の配線を簡易に行うことを可能とする大規模集結回
路装置を設計・開発するに好適なハードマクロセルを提
供することにある。
［発明の構成コ
（課題を解決するだめの手段）
本発明に係るハードマクロセルは、予めそのマクロセル
の内部に、他のマクロセル間での配線に供する為の配線
領域を設けたことを特徴とするものである。
の内部に、他のマクロセル間での配線に供する為の配線
領域を設けたことを特徴とするものである。
（作 用）
本発明によれば、ハードマクロセルの内部に、池のマク
ロセル間での配線に供する為の配線領域が設けられてい
るので、この種のハードマクロセルを半導体チップ上に
複数個組込んで大規模マクロセルを実現する場合であっ
ても、上記セル内部の配線領域を利用して他のマクロセ
ル間の配線を効果的に行うことが可能となる。
ロセル間での配線に供する為の配線領域が設けられてい
るので、この種のハードマクロセルを半導体チップ上に
複数個組込んで大規模マクロセルを実現する場合であっ
ても、上記セル内部の配線領域を利用して他のマクロセ
ル間の配線を効果的に行うことが可能となる。
またこのようにしてマクロセル間での配線を比較的自由
に行うことが可能となることから、半導体チップ上での
複数のハードマクロセルのレイアウトに関する制約も大
幅に緩和することができ、大規模集積回路装置の設計・
開発を容易に、効率良く行うことが可能となる。
に行うことが可能となることから、半導体チップ上での
複数のハードマクロセルのレイアウトに関する制約も大
幅に緩和することができ、大規模集積回路装置の設計・
開発を容易に、効率良く行うことが可能となる。
（実施例）
以下、図面を参照して本発明の一実施例に係ルハートマ
クロセルについて説明する。
クロセルについて説明する。
第１図は実施例に係るハードマクロセルを用いて設計・
開発される大規模集結回路装置のレイアウト構成例を示
す図である。この第１図において１は半導体チップであ
り、この半導体チップｌ上ニ複数のハードマクロセル２
ａ、２ｂ、〜２ｅと、セル内部に配線領域３を持つハー
ドマクロセル４とがレイアウトされる。そしてこれらの
マクロセル２ａ。
開発される大規模集結回路装置のレイアウト構成例を示
す図である。この第１図において１は半導体チップであ
り、この半導体チップｌ上ニ複数のハードマクロセル２
ａ、２ｂ、〜２ｅと、セル内部に配線領域３を持つハー
ドマクロセル４とがレイアウトされる。そしてこれらの
マクロセル２ａ。
２ｂ、〜２ｅ、３間を配線パターン５を用いて相互に接
続して大規模集積回路装置が実現される。
続して大規模集積回路装置が実現される。
しかして前記各ハードマクロセル２ａ、２ｂ、〜２ｅ、
４はそれぞれ所定の回路機能を備えたもので、回路仕様
に応じて半導体チップｌ上に組込まれて用いられる。こ
こでこの大規模集積回路装置が特徴とするところは、前
記ハードマクロセル４のセルＦ’１部に、予め他のマク
ロセル間での配線に供せられる配線領域３が設けられて
いる点であり、ノ１−ドマクロセル２ａ、２ｂ、〜２ｅ
間の配線パターン５の一部が上記配線領域３を介してな
されている点にある。
４はそれぞれ所定の回路機能を備えたもので、回路仕様
に応じて半導体チップｌ上に組込まれて用いられる。こ
こでこの大規模集積回路装置が特徴とするところは、前
記ハードマクロセル４のセルＦ’１部に、予め他のマク
ロセル間での配線に供せられる配線領域３が設けられて
いる点であり、ノ１−ドマクロセル２ａ、２ｂ、〜２ｅ
間の配線パターン５の一部が上記配線領域３を介してな
されている点にある。
具体的には、ハードマクロセル２ａとハードマクロセル
２ｄ 、 ２ｅとを相互に接続する配線パターン５をハ
ードマクロセル間の空き領域のみならず、／’％ −ド
マクロセル３上の配線領域４を介して配線形成している
点にある。
２ｄ 、 ２ｅとを相互に接続する配線パターン５をハ
ードマクロセル間の空き領域のみならず、／’％ −ド
マクロセル３上の配線領域４を介して配線形成している
点にある。
かくしてこのように、セル内部に配線領域３を持つハー
ドマクロセル４を用いて設計・開発される大規模集積回
路装置によれば、／％−ドマクロセル間の空き６ｎ域の
みならすハードマクロセル４上のセル内部の配線領域３
をも有効に活用してノ飄−ドマクロセル２ａ、２ｂ、〜
２ｅ、４間の配線パターン５を配設形成することが可能
となるので、各ノ＼−ドマクロセル２ａ、２ｂ、〜２ｅ
、４のレイアウトに対する制約を大幅に緩和し得ること
のみならず、配線バタン設計自体を容易に行うことが可
能となる。
ドマクロセル４を用いて設計・開発される大規模集積回
路装置によれば、／％−ドマクロセル間の空き６ｎ域の
みならすハードマクロセル４上のセル内部の配線領域３
をも有効に活用してノ飄−ドマクロセル２ａ、２ｂ、〜
２ｅ、４間の配線パターン５を配設形成することが可能
となるので、各ノ＼−ドマクロセル２ａ、２ｂ、〜２ｅ
、４のレイアウトに対する制約を大幅に緩和し得ること
のみならず、配線バタン設計自体を容易に行うことが可
能となる。
またこのようなセル内部に配線領域３を持つノ１トマク
ロセル４を用いれば、各ハードマクロセル２ａ、２ｂ、
〜２ｅ、４の性能（特性）が予め既知であることから、
その全体的な性能を容易に求めることができるので、そ
の全体的な回路機能のンミュレトを簡易に効率良く行う
ことが可能となる。つまりソフトマクロセルを用いる場
合のように、その都度、回路性能を計算し直すことなく
、複数のハードマクロセルに対するレイアウト変更と配
線パターンの修正・変更とにより、所望とする回路仕様
を満たす大規模集積回路装置を効率的に開発・設計する
ことか可能となる。
ロセル４を用いれば、各ハードマクロセル２ａ、２ｂ、
〜２ｅ、４の性能（特性）が予め既知であることから、
その全体的な性能を容易に求めることができるので、そ
の全体的な回路機能のンミュレトを簡易に効率良く行う
ことが可能となる。つまりソフトマクロセルを用いる場
合のように、その都度、回路性能を計算し直すことなく
、複数のハードマクロセルに対するレイアウト変更と配
線パターンの修正・変更とにより、所望とする回路仕様
を満たす大規模集積回路装置を効率的に開発・設計する
ことか可能となる。
尚、本発明は上述した実施例に限定されるものではない
。例えばハードマクロセルの内部に設けられる配線領域
の大きさ、形状、その形成位置。
。例えばハードマクロセルの内部に設けられる配線領域
の大きさ、形状、その形成位置。
数等はマクロセル仕様に応じて定めれば良いものである
。また配線領域の形成手段等についても、例えばハード
マクロセル自体を多層化半導体構造としておき、その最
上部層に配線領域を形成する等、特に限定されるもので
はない。要するに本発明はその要旨を逸脱しない範囲で
種々変形して実施することができる。
。また配線領域の形成手段等についても、例えばハード
マクロセル自体を多層化半導体構造としておき、その最
上部層に配線領域を形成する等、特に限定されるもので
はない。要するに本発明はその要旨を逸脱しない範囲で
種々変形して実施することができる。
［発明の効果］
以上説明したように本発明によれば、ハードセルの内部
に他のマクロセル間での配線に洪せられる配線領域が設
けられているので、その性能が既知なる種々のハードマ
クロセルを用い、これらのレイアウトを比較的自由に設
定しながら、且つこれらの間の配線を容易に行って所望
とする回路仕様の大規模集積回路装置を容易に開発・設
計することが可能となる。しかもその機能シミュレトを
容易に行うことかできる等の実用上多大なる効果か奏せ
られる。
に他のマクロセル間での配線に洪せられる配線領域が設
けられているので、その性能が既知なる種々のハードマ
クロセルを用い、これらのレイアウトを比較的自由に設
定しながら、且つこれらの間の配線を容易に行って所望
とする回路仕様の大規模集積回路装置を容易に開発・設
計することが可能となる。しかもその機能シミュレトを
容易に行うことかできる等の実用上多大なる効果か奏せ
られる。
第１図は本発明の一実、進例に係る／Ｘ−ドマクロセル
を用いて実現される大規模集積回路装置のレイアラｈ
ＲＪ造例を示す図である。 １・・・半導体チップ、２ａ、２ｂ、〜２ｅ・・・／Ｘ
−ドマクロセル、３・・・ハードセル内部に形成される
配線領域、４・・セル内部に配線領域を持つノ＼−ドマ
クロセル、５・・配線パターン。
を用いて実現される大規模集積回路装置のレイアラｈ
ＲＪ造例を示す図である。 １・・・半導体チップ、２ａ、２ｂ、〜２ｅ・・・／Ｘ
−ドマクロセル、３・・・ハードセル内部に形成される
配線領域、４・・セル内部に配線領域を持つノ＼−ドマ
クロセル、５・・配線パターン。
Claims (1)
- 【特許請求の範囲】 半導体チップ上に組込まれて大規模集積回路装置の実現
に供せられるハードマクロセルにおいて、 予めマクロセルの内部に、他のマクロセル間での配線に
供する為の配線領域を設けたことを特徴とするハードマ
クロセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18480589A JPH0350848A (ja) | 1989-07-19 | 1989-07-19 | ハードマクロセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18480589A JPH0350848A (ja) | 1989-07-19 | 1989-07-19 | ハードマクロセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0350848A true JPH0350848A (ja) | 1991-03-05 |
Family
ID=16159603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18480589A Pending JPH0350848A (ja) | 1989-07-19 | 1989-07-19 | ハードマクロセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0350848A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03151652A (ja) * | 1989-11-08 | 1991-06-27 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US6134704A (en) * | 1998-04-03 | 2000-10-17 | International Business Machines Corporation | Integrated circuit macro apparatus |
| US6543040B1 (en) | 2000-03-15 | 2003-04-01 | International Business Machines Corporation | Macro design techniques to accommodate chip level wiring and circuit placement across the macro |
| US8651867B2 (en) | 2001-04-17 | 2014-02-18 | Uri-Dent Ltd. | Dental crowns |
-
1989
- 1989-07-19 JP JP18480589A patent/JPH0350848A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03151652A (ja) * | 1989-11-08 | 1991-06-27 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US6134704A (en) * | 1998-04-03 | 2000-10-17 | International Business Machines Corporation | Integrated circuit macro apparatus |
| US6543040B1 (en) | 2000-03-15 | 2003-04-01 | International Business Machines Corporation | Macro design techniques to accommodate chip level wiring and circuit placement across the macro |
| US6883155B2 (en) | 2000-03-15 | 2005-04-19 | International Business Machines Corporation | Macro design techniques to accommodate chip level wiring and circuit placement across the macro |
| US7096436B2 (en) | 2000-03-15 | 2006-08-22 | International Business Machines Corporation | Macro design techniques to accommodate chip level wiring and circuit placement across the macro |
| US8651867B2 (en) | 2001-04-17 | 2014-02-18 | Uri-Dent Ltd. | Dental crowns |
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