JPH0350874A - 不揮発性メモリ装置 - Google Patents
不揮発性メモリ装置Info
- Publication number
- JPH0350874A JPH0350874A JP1186299A JP18629989A JPH0350874A JP H0350874 A JPH0350874 A JP H0350874A JP 1186299 A JP1186299 A JP 1186299A JP 18629989 A JP18629989 A JP 18629989A JP H0350874 A JPH0350874 A JP H0350874A
- Authority
- JP
- Japan
- Prior art keywords
- film
- control gate
- floating gate
- gate
- psg
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
Landscapes
- Non-Volatile Memory (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、不揮発性メモリ装置に関する。
〔発明の概要］
本発明は、フローティングゲート上に絶縁膜を介してコ
ントロールゲートが積層された構造のメモリセルを有す
る不揮発性メモリ装置において、上記フローティングゲ
ート及び上記コントロールゲートの側壁部にリンシリケ
ートガラス層が形成され、上記コントロールゲートを覆
って窒化シリコン膜とヒ素シリケートガラス膜またはホ
ウ素リンシリケートガラス膜とが順次形成されている。
ントロールゲートが積層された構造のメモリセルを有す
る不揮発性メモリ装置において、上記フローティングゲ
ート及び上記コントロールゲートの側壁部にリンシリケ
ートガラス層が形成され、上記コントロールゲートを覆
って窒化シリコン膜とヒ素シリケートガラス膜またはホ
ウ素リンシリケートガラス膜とが順次形成されている。
これによって、データ保持特性が良好でしかも高集積化
に対応可能な不揮発性メモリ装置を実現することができ
る。
に対応可能な不揮発性メモリ装置を実現することができ
る。
不揮発性メモリ装置として、Ｅ Ｐ ＲＯＭ （Ｅｒａ
ｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅ
ａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）やＥＥ Ｐ ＲＯＭ
（Ｅｌｅｃｔｒｉｃａｌｌｙ ｆ！ｒａｓａｂｌｅ ａ
ｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ
Ｍｅｍｏｒｙ）が知られている。このＥＰＲＯＭやＥ
ＥＰＲＯＭは、フローティングゲートに電荷を蓄積する
ことによりデータを記憶するものである。
ｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅ
ａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）やＥＥ Ｐ ＲＯＭ
（Ｅｌｅｃｔｒｉｃａｌｌｙ ｆ！ｒａｓａｂｌｅ ａ
ｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ
Ｍｅｍｏｒｙ）が知られている。このＥＰＲＯＭやＥ
ＥＰＲＯＭは、フローティングゲートに電荷を蓄積する
ことによりデータを記憶するものである。
本出願人は、特願昭５ａ−２３ｉ１ｏｓ号において、フ
ローティングゲート上に１〜８Ｎ量％のリンを含むリン
シリケートガラス（ＰＳＣ，）層と、窒化シリコン（５
ｉｚＮａ ） １１１と、ヒ素シリケートガラス（Ａｓ
Ｓ Ｇ ）膜またはホウ素リンシリケートガラス（Ｂ
ＰＳＧ）膜とが順次形成された構造とすることにより、
ＥＰＲＯＭやＥＥＰＲＯＭのデータ保持特性の改善を図
ることができる不揮発性メモリ装置及びその製造方法を
提案した。
ローティングゲート上に１〜８Ｎ量％のリンを含むリン
シリケートガラス（ＰＳＣ，）層と、窒化シリコン（５
ｉｚＮａ ） １１１と、ヒ素シリケートガラス（Ａｓ
Ｓ Ｇ ）膜またはホウ素リンシリケートガラス（Ｂ
ＰＳＧ）膜とが順次形成された構造とすることにより、
ＥＰＲＯＭやＥＥＰＲＯＭのデータ保持特性の改善を図
ることができる不揮発性メモリ装置及びその製造方法を
提案した。
上述のようにＥＰＲＯＭやＥＥＰＲＯＭの眉間絶縁膜を
Ｐ Ｓ Ｇ／ ５ｉｓＮａ ／Ａｓｓ ＧまたはＰＳＣ
／ Ｓｉｚ Ｎ ４ ／ Ｂ Ｐ Ｓ Ｇの三層構造と
することによりデータ保持特性の改善を図ることができ
るが、高集積化が進んでコンタクトホールが微細化して
くると次のような問題が新たに生じる。以下、この問題
について第３図Ａ及び第３図Ｂを参照しながら詳細に説
明する。
Ｐ Ｓ Ｇ／ ５ｉｓＮａ ／Ａｓｓ ＧまたはＰＳＣ
／ Ｓｉｚ Ｎ ４ ／ Ｂ Ｐ Ｓ Ｇの三層構造と
することによりデータ保持特性の改善を図ることができ
るが、高集積化が進んでコンタクトホールが微細化して
くると次のような問題が新たに生じる。以下、この問題
について第３図Ａ及び第３図Ｂを参照しながら詳細に説
明する。
第３図Ａ及び第３図Ｂは従来のＥＦＲＯＭの製造方法を
示す。
示す。
第３図Ａに示すように、従来のＥＦＲＯＭの製造方法に
よれば、例えばｐ型シリコン（Ｓｉ）基板１０１にフィ
ールド絶縁膜１０２、ゲート絶縁膜１０３、フローティ
ングゲートＦＣ”、コントロールゲートＣＧ’、絶縁膜
１０４，１０５、例えばｎ゛型のソース領域１０６及び
ドレイン領域１０７を形成した後、眉間絶縁膜としてＰ
ＳＧ膜１０８、Ｓｉ：＋Ｎａ膜１０９及びＡｓ５Ｇ膜１
１０を全面に形成する。このＡｓ５Ｇ膜１１０の代わり
にＢＰＳＧ膜を用いても良いことは既に述べた通りであ
る。
よれば、例えばｐ型シリコン（Ｓｉ）基板１０１にフィ
ールド絶縁膜１０２、ゲート絶縁膜１０３、フローティ
ングゲートＦＣ”、コントロールゲートＣＧ’、絶縁膜
１０４，１０５、例えばｎ゛型のソース領域１０６及び
ドレイン領域１０７を形成した後、眉間絶縁膜としてＰ
ＳＧ膜１０８、Ｓｉ：＋Ｎａ膜１０９及びＡｓ５Ｇ膜１
１０を全面に形成する。このＡｓ５Ｇ膜１１０の代わり
にＢＰＳＧ膜を用いても良いことは既に述べた通りであ
る。
次に、このＡｓ５Ｇ膜１１０上にコンタクトホールを形
成すべき部分が開口したレジストパターン（図示せず）
を形成した後、このレジストパターンをマスクとしてＡ
ｓ５Ｇ膜１１０、Ｓ ｉ ３ Ｎ ａ膜１０９、ＰＳＧ
膜１０Ｂ及びゲート絶縁膜１０３を順次エツチングする
。これによって、第３図Ｂに示すように、コンタクトホ
ールＣ１′、０２ ′が形成される。この後、レジスト
パターンを除去する。
成すべき部分が開口したレジストパターン（図示せず）
を形成した後、このレジストパターンをマスクとしてＡ
ｓ５Ｇ膜１１０、Ｓ ｉ ３ Ｎ ａ膜１０９、ＰＳＧ
膜１０Ｂ及びゲート絶縁膜１０３を順次エツチングする
。これによって、第３図Ｂに示すように、コンタクトホ
ールＣ１′、０２ ′が形成される。この後、レジスト
パターンを除去する。
次に、熱処理を行うことによりＡｓ５Ｇ膜１１０のリフ
ローを行う、これによって、コンタクトホーｊＬｔＣ＋
、 Ｃｚ ”の肩部が第３図Ｂにおいて一点鎖
線で示すように丸みを帯びた滑らかな形状となる。次に
、配線形成用のアルミニウム（Ａｌ） ＃やアルミニウ
ムーシリコン（ＡＩ−Ｓｉ）合金膜をスパッタ法や蒸着
法により形成するわけであるが、これに先立って前処理
としてまずフン酸（ＨＦ）系のエツチング液によりライ
トエツチングを行う。
ローを行う、これによって、コンタクトホーｊＬｔＣ＋
、 Ｃｚ ”の肩部が第３図Ｂにおいて一点鎖
線で示すように丸みを帯びた滑らかな形状となる。次に
、配線形成用のアルミニウム（Ａｌ） ＃やアルミニウ
ムーシリコン（ＡＩ−Ｓｉ）合金膜をスパッタ法や蒸着
法により形成するわけであるが、これに先立って前処理
としてまずフン酸（ＨＦ）系のエツチング液によりライ
トエツチングを行う。
そして、次にＡｌ膜やＡｌ−５ｔ合金膜を形成した後、
この膜をエツチングにより所定形状にパターンニングし
て、コンタクトホールＣ１′、Ｃｚ’を通じてそれぞれ
ソース領域１０６及びドレイン領域１０７にコンタクト
する配線（図示せず）を形成する。
この膜をエツチングにより所定形状にパターンニングし
て、コンタクトホールＣ１′、Ｃｚ’を通じてそれぞれ
ソース領域１０６及びドレイン領域１０７にコンタクト
する配線（図示せず）を形成する。
ところが、上述のライトエツチング時には、コンタクト
ホールｃ、 ′、ｃ、 ′の内部に露出しているＰ
ＳＧ膜１０８も、第３図Ｂにおいて点線で示すような形
状にエツチングされてしまう。この結果、このライトエ
ツチング後のコンタクトホールＣＩ ＳＯ！ ′の形状
は悪化してしまい、それがコンタクト不良などの原因と
なるおそれがあるという問題があった。
ホールｃ、 ′、ｃ、 ′の内部に露出しているＰ
ＳＧ膜１０８も、第３図Ｂにおいて点線で示すような形
状にエツチングされてしまう。この結果、このライトエ
ツチング後のコンタクトホールＣＩ ＳＯ！ ′の形状
は悪化してしまい、それがコンタクト不良などの原因と
なるおそれがあるという問題があった。
従って本発明の目的は、データ保持特性が良好でしかも
高集積化に対応可能な不揮発性メモリ装置を提供するこ
とにある。
高集積化に対応可能な不揮発性メモリ装置を提供するこ
とにある。
上記目的を達成するために、本発明は、フローティング
ゲート（ＦＣ）上に絶縁膜（４）を介してコントロール
ゲート（ＣＣ，）が積層された構造のメモリセルを有す
る不揮発性メモリにおいて、フローティングゲート（Ｆ
Ｃ，）及びコントロールゲート（ＣＧ）の側壁部にリン
シリケートガラス層（６）が形成され、コントロールゲ
ー） （ＣＧ）を覆って窒化シリコン膜（９）とヒ素シ
リケートガラス膜（１０）またはホウ素リンシリケート
ガラス膜とが順次形成されている。
ゲート（ＦＣ）上に絶縁膜（４）を介してコントロール
ゲート（ＣＣ，）が積層された構造のメモリセルを有す
る不揮発性メモリにおいて、フローティングゲート（Ｆ
Ｃ，）及びコントロールゲート（ＣＧ）の側壁部にリン
シリケートガラス層（６）が形成され、コントロールゲ
ー） （ＣＧ）を覆って窒化シリコン膜（９）とヒ素シ
リケートガラス膜（１０）またはホウ素リンシリケート
ガラス膜とが順次形成されている。
ここで、良好なデータ保持特性を得るとともに耐湿性の
低下を防止する観点から、リンシリヶ−トガラス層（６
）としては、１〜８重量％のリンを含むものを用いるの
が好ましい。
低下を防止する観点から、リンシリヶ−トガラス層（６
）としては、１〜８重量％のリンを含むものを用いるの
が好ましい。
〔作用］
リンシリケートガラス層（６）はフローティングゲー）
（ＦＣ）及びコントロールゲート（ＣＧ）の側壁部に
形成されていることから、コンタクトホール（Ｃ＋ 、
Ｃｚ ）は、ヒ素シリケートガラス膜（１０）またはホ
ウ素リンシリケートガラス膜と窒化シリコン膜（９）と
を順次エツチングすることにより、リンシリケートガラ
ス層（６）から離れた場所に形成することができる。こ
のため、配線形成用の膜形成の前処理として行われるフ
ン酸系のエツチング液によるライトエツチング時にはコ
ンタクトホール（ｃ＋ 、Ｃｍ ）の内部にリンシリケ
ートガラス層（６）は露出していないので、このライト
エンチング時にこのリンシリケートガラス層（６）がエ
ツチングされるおそれは全くなくなる。これによって、
コンタクトホール（Ｃ＋ 。
（ＦＣ）及びコントロールゲート（ＣＧ）の側壁部に
形成されていることから、コンタクトホール（Ｃ＋ 、
Ｃｚ ）は、ヒ素シリケートガラス膜（１０）またはホ
ウ素リンシリケートガラス膜と窒化シリコン膜（９）と
を順次エツチングすることにより、リンシリケートガラ
ス層（６）から離れた場所に形成することができる。こ
のため、配線形成用の膜形成の前処理として行われるフ
ン酸系のエツチング液によるライトエツチング時にはコ
ンタクトホール（ｃ＋ 、Ｃｍ ）の内部にリンシリケ
ートガラス層（６）は露出していないので、このライト
エンチング時にこのリンシリケートガラス層（６）がエ
ツチングされるおそれは全くなくなる。これによって、
コンタクトホール（Ｃ＋ 。
Ｃ２）の形状の悪化を防止することができ、従って不揮
発性メモリ装置の高集積化にも対応可能である。
発性メモリ装置の高集積化にも対応可能である。
また、フローティングゲート（ＦＣ）は、リンシリケー
トガラス層（６）と、窒化シリコン膜（９）と、ヒ素シ
リケートガラス膜（１０）またはホウ素リンシリケート
ガラス膜とから成る三層構造の眉間絶縁膜により覆われ
た構造となるので、既に述べたように良好なデータ保持
特性を得ることができる。
トガラス層（６）と、窒化シリコン膜（９）と、ヒ素シ
リケートガラス膜（１０）またはホウ素リンシリケート
ガラス膜とから成る三層構造の眉間絶縁膜により覆われ
た構造となるので、既に述べたように良好なデータ保持
特性を得ることができる。
以上により、データ保持特性が良好でしかも高集積化に
対応可能な不連発性メモリ装置を実現することができる
。
対応可能な不連発性メモリ装置を実現することができる
。
以下、本発明の一実施例について図面を参照しながら説
明する。この実施例は、本発明をＥＦＲＯＭに適用した
実施例である。なお、実施例の全図において、同一部分
には同一の符号を付す。
明する。この実施例は、本発明をＥＦＲＯＭに適用した
実施例である。なお、実施例の全図において、同一部分
には同一の符号を付す。
第１図は本発明の一実施例によるＥＰＲＯＭを示す。
第１図に示すように、この実施例によるＥＰＲＯＭにお
いては、例えばｐ型Ｓｉ基板１の表面に例えばＳｉＯ□
膜のようなフィールド絶縁膜２が形成され、これによっ
て素子間分離が行われている。
いては、例えばｐ型Ｓｉ基板１の表面に例えばＳｉＯ□
膜のようなフィールド絶縁膜２が形成され、これによっ
て素子間分離が行われている。
このフィールド絶縁膜２で囲まれた活性？＋■域の表面
には、例えばＳｉＯ２膜のようなゲート絶縁膜３が形成
されている。このゲート絶縁膜３上には、例えばリン（
Ｐ）のような不純物がドープされたｎ゛型の多結晶Ｓｉ
膜から成るフローティングゲートＦＣが形成されている
。このフローティングゲ−）ＦＣ上には、例えばＳｉＯ
□膜や、５ｉＯｚ／５ｉｌＮａ／ＳｉＯ□の三層構造の
膜のような絶縁膜４を介して、コントロールゲートＣＧ
が積層されている。このコントロールゲートＣＧは、例
えばｎ゛型の多結晶Ｓｉ膜や、このｎ゛型の多結晶Ｓｉ
膜上に例えばタングステンシリサイド（Ｗ Ｓ ｉ ｚ
）膜のような高融点金属シリサイド膜を積層したポリ
サイド膜などにより形成することができる。さらに、こ
のコントロールゲートＣＧの上面と、フローティングゲ
ートＦＧ及びコントロールゲーＣＧＯ側壁とには、例え
ばＳｉＯ□膜のような絶縁膜５が形成されている。
には、例えばＳｉＯ２膜のようなゲート絶縁膜３が形成
されている。このゲート絶縁膜３上には、例えばリン（
Ｐ）のような不純物がドープされたｎ゛型の多結晶Ｓｉ
膜から成るフローティングゲートＦＣが形成されている
。このフローティングゲ−）ＦＣ上には、例えばＳｉＯ
□膜や、５ｉＯｚ／５ｉｌＮａ／ＳｉＯ□の三層構造の
膜のような絶縁膜４を介して、コントロールゲートＣＧ
が積層されている。このコントロールゲートＣＧは、例
えばｎ゛型の多結晶Ｓｉ膜や、このｎ゛型の多結晶Ｓｉ
膜上に例えばタングステンシリサイド（Ｗ Ｓ ｉ ｚ
）膜のような高融点金属シリサイド膜を積層したポリ
サイド膜などにより形成することができる。さらに、こ
のコントロールゲートＣＧの上面と、フローティングゲ
ートＦＧ及びコントロールゲーＣＧＯ側壁とには、例え
ばＳｉＯ□膜のような絶縁膜５が形成されている。
この実施例においては、フローティングゲートＦＣ及び
コントロールゲーＣＧの側壁部にＰＳＧＳｅＯ２成され
ている。ここで、このＰＳＧ膜６中のリン濃度は１〜８
重世％とする。また、このＰＳＧＳｅＯ２厚は例えば２
０００人程度７ある。
コントロールゲーＣＧの側壁部にＰＳＧＳｅＯ２成され
ている。ここで、このＰＳＧ膜６中のリン濃度は１〜８
重世％とする。また、このＰＳＧＳｅＯ２厚は例えば２
０００人程度７ある。
一方、ｐ型Ｓｉ基板１中には、フローティングゲートＦ
Ｇ及びコントロールゲートＣＧに対してセルファライン
に例えばｎ゛型のソース領域７及びドレイン領域８が形
成されている。そして、これらのフローティングゲー）
ＦＣ、コントロールゲートＣＯ、ソース領域７及びドレ
イン領域８によりメモリトランジスタが形成されている
。
Ｇ及びコントロールゲートＣＧに対してセルファライン
に例えばｎ゛型のソース領域７及びドレイン領域８が形
成されている。そして、これらのフローティングゲー）
ＦＣ、コントロールゲートＣＯ、ソース領域７及びドレ
イン領域８によりメモリトランジスタが形成されている
。
符号９は例えば膜厚が５００人程０のＳ ｉ ：ｌ Ｎ
ａ膜を示し、符号１０は例えば膜厚が６０００人程度
０Ａｓ５Ｇ膜を示す。そして、上記ＰＳＧ膜６と、Ｓ
ｉ ３ Ｎ ａ膜９と、Ａｓ５Ｇ膜１０とにより層間絶
縁膜が構成されている。
ａ膜を示し、符号１０は例えば膜厚が６０００人程度
０Ａｓ５Ｇ膜を示す。そして、上記ＰＳＧ膜６と、Ｓ
ｉ ３ Ｎ ａ膜９と、Ａｓ５Ｇ膜１０とにより層間絶
縁膜が構成されている。
符号Ｃ，，Ｃ，はコンタクトホールを示す。そして、こ
れらのコンタクトホールＣ＋、Ｃｚを通じて、例えばＡ
ＩやＡｌ−５ｔ合金から成る配線１１゜１２がそれぞれ
ソース領域７及びドレイン領域８にコンタクトしている
。
れらのコンタクトホールＣ＋、Ｃｚを通じて、例えばＡ
ＩやＡｌ−５ｔ合金から成る配線１１゜１２がそれぞれ
ソース領域７及びドレイン領域８にコンタクトしている
。
次に、上述のように構成されたこの実施例によるＥＦＲ
ＯＭの製造方法の一例について第２図Ａ〜第２図Ｃを参
照しながら説明する。
ＯＭの製造方法の一例について第２図Ａ〜第２図Ｃを参
照しながら説明する。
第２図Ａに示すように、まずｐ型Ｓｔ基板１の表面を選
択的に熱酸化することによりフィールド絶縁膜２を形成
して素子間分離を行った後、このフィールド絶縁膜２で
囲まれた活性領域の表面にゲート絶縁膜３を形成する。
択的に熱酸化することによりフィールド絶縁膜２を形成
して素子間分離を行った後、このフィールド絶縁膜２で
囲まれた活性領域の表面にゲート絶縁膜３を形成する。
次に、例えばＣＶＤ法により全面にフローティングゲー
ト形成用の多結晶Ｓｉ膜を形成した後、この多結晶Ｓｔ
膜に例えばＰのようなｎ型不純物を高濃度にドープして
ｎ゛型の多結晶Ｓｔ膜とする。次に、このｎ＋型の多結
晶Ｓｔ膜を第２図Ａに示す断面に垂直な方向に所定幅と
なるようにエツチングによりパターンニングする。次に
、例えば熱酸化法によりこのｎ゛型の多結晶Ｓｉ膜上に
例えばＳｉ０ｇ膜のような絶縁膜４を形成する。次に、
例えばＣＶＤ法により全面にコントロールゲート形成用
の多結晶Ｓｔ膜を形成した後、この多結晶Ｓｔ膜に例え
ばＰのようなｎ型不純物を高濃度にドープしてｎ゛型の
多結晶Ｓｉ膜とする。次に、このコントロールゲート形
成用のｎ３型の多結晶Ｓｔ腹膜上形成すべきコントロー
ルゲートＣＧに対応した形状のレジストパターン（図示
せず）をリソグラフィーにより形成する。次に、いわゆ
るダブルセルファライン方式に従って、このレジストパ
ターンをマスクとしてこれらのコントロールゲート形成
用のｎ゛型型詰結晶Ｓｉ膜びフローティングゲート形成
用のｎ゛型型詰結晶Ｓｉ膜例えば反応性イオンエツチン
グ（ＲＩＥ）法により基板表面と垂直方向に順次異方性
エツチングすることにより、フローティングゲー）ＦＧ
及びコントロールゲートＣＧを同時に形成する。これに
よって、これらのフローティングゲートＦＧ及びコント
ロールゲートＣＧはセルファラインで形成される。次に
、例えば上記レジストパターンをマスクとしてｐ型Ｓｉ
基板１中に例えばヒ素（Ａｓ）のようなｎ型不純物を高
濃度にイオン注入することにより、例えばｎ０型のソー
ス領域７及びドレイン領域８をフローティングゲートＦ
Ｇ及びコントロールゲートＣＧに対してセルファライン
で形成する。この後、レジストパターンを除去する。な
お、これらのソース領域７及びドレイン領域８は、上記
レジストパターンを除去した後にコントロールゲー）Ｃ
Ｇ及びフローティングゲートＦＣをマスクとしてイオン
注入を行うことにより形成することも可能である。次に
、例えば熱酸化法により、コントロールゲートＣＧの上
面と、フローティングゲートＦＣ及びコントロールゲー
トＣＧの側壁とに絶縁膜５を形成する。この後、例えば
ＣＶＤ法により全面にＰＳＧ膜６を形成する。
ト形成用の多結晶Ｓｉ膜を形成した後、この多結晶Ｓｔ
膜に例えばＰのようなｎ型不純物を高濃度にドープして
ｎ゛型の多結晶Ｓｔ膜とする。次に、このｎ＋型の多結
晶Ｓｔ膜を第２図Ａに示す断面に垂直な方向に所定幅と
なるようにエツチングによりパターンニングする。次に
、例えば熱酸化法によりこのｎ゛型の多結晶Ｓｉ膜上に
例えばＳｉ０ｇ膜のような絶縁膜４を形成する。次に、
例えばＣＶＤ法により全面にコントロールゲート形成用
の多結晶Ｓｔ膜を形成した後、この多結晶Ｓｔ膜に例え
ばＰのようなｎ型不純物を高濃度にドープしてｎ゛型の
多結晶Ｓｉ膜とする。次に、このコントロールゲート形
成用のｎ３型の多結晶Ｓｔ腹膜上形成すべきコントロー
ルゲートＣＧに対応した形状のレジストパターン（図示
せず）をリソグラフィーにより形成する。次に、いわゆ
るダブルセルファライン方式に従って、このレジストパ
ターンをマスクとしてこれらのコントロールゲート形成
用のｎ゛型型詰結晶Ｓｉ膜びフローティングゲート形成
用のｎ゛型型詰結晶Ｓｉ膜例えば反応性イオンエツチン
グ（ＲＩＥ）法により基板表面と垂直方向に順次異方性
エツチングすることにより、フローティングゲー）ＦＧ
及びコントロールゲートＣＧを同時に形成する。これに
よって、これらのフローティングゲートＦＧ及びコント
ロールゲートＣＧはセルファラインで形成される。次に
、例えば上記レジストパターンをマスクとしてｐ型Ｓｉ
基板１中に例えばヒ素（Ａｓ）のようなｎ型不純物を高
濃度にイオン注入することにより、例えばｎ０型のソー
ス領域７及びドレイン領域８をフローティングゲートＦ
Ｇ及びコントロールゲートＣＧに対してセルファライン
で形成する。この後、レジストパターンを除去する。な
お、これらのソース領域７及びドレイン領域８は、上記
レジストパターンを除去した後にコントロールゲー）Ｃ
Ｇ及びフローティングゲートＦＣをマスクとしてイオン
注入を行うことにより形成することも可能である。次に
、例えば熱酸化法により、コントロールゲートＣＧの上
面と、フローティングゲートＦＣ及びコントロールゲー
トＣＧの側壁とに絶縁膜５を形成する。この後、例えば
ＣＶＤ法により全面にＰＳＧ膜６を形成する。
次に、このＰＳＧ膜６を例えばＲＩＥ法により基板表面
と垂直方向に異方性エツチングすることにより、第２図
Ｂに示すように、フローティングゲー）ＦＣ及びコント
ロールゲートＣＧの側壁部にのみこのＰＳＧ膜６を残す
。次に、例えばＣＶＤ法により全面にＳｉ３Ｎ４膜９及
びＡｓ５Ｇ膜１０を形成する。
と垂直方向に異方性エツチングすることにより、第２図
Ｂに示すように、フローティングゲー）ＦＣ及びコント
ロールゲートＣＧの側壁部にのみこのＰＳＧ膜６を残す
。次に、例えばＣＶＤ法により全面にＳｉ３Ｎ４膜９及
びＡｓ５Ｇ膜１０を形成する。
次に、このＡｓ５Ｇ膜１０上に形成すべきコンタクトホ
ールＣ，，Ｃ，に対応する部分が開口したレジストパタ
ーン（図示せず）を形成し、このレジストパターンをマ
スクとしてＡｓ５Ｇ膜１０、Ｓｉ３Ｎ、膜９及びゲート
絶縁膜３を順次エツチングすることにより、第２図Ｃに
示すように、ＰＳＧ膜６から離れた場所におけるソース
領域７及びドレイン領域８上にそれぞれコンタクトホー
ルＣ＋、Ｃｔを形成する。
ールＣ，，Ｃ，に対応する部分が開口したレジストパタ
ーン（図示せず）を形成し、このレジストパターンをマ
スクとしてＡｓ５Ｇ膜１０、Ｓｉ３Ｎ、膜９及びゲート
絶縁膜３を順次エツチングすることにより、第２図Ｃに
示すように、ＰＳＧ膜６から離れた場所におけるソース
領域７及びドレイン領域８上にそれぞれコンタクトホー
ルＣ＋、Ｃｔを形成する。
次に、例えば８５０°Ｃ程度の温度で熱処理を行うこと
によりＡｓ５Ｇ膜１０のリフローを行う。これによって
、コンタクトホールＣＩ、Ｃｇの肩部を丸みを帯た滑ら
かな形状とする（第１図参照）。
によりＡｓ５Ｇ膜１０のリフローを行う。これによって
、コンタクトホールＣＩ、Ｃｇの肩部を丸みを帯た滑ら
かな形状とする（第１図参照）。
次に、配線形成用のＡＩ膜やＡｌ−５ｔ合金膜を形成す
る前の前処理として、ＨＦ系エツチング液によるライト
エツチングを行う。この場合、第２図Ｃより明らかなよ
うに、コンタクトホールＣ＋、Ｃｚの内部にはＰＳＧ膜
６は全く露出していないので、このライトエツチング時
にこのＰＳＧ膜６がエッチングされるおそれは全くない
。次に、例えばスパッタ法や蒸着法により全面に例えば
１膜やＡｌ−５ｉ合金膜などを形成した後、この膜をエ
ツチングによす所定形状にパターンニングして、第１図
に示すように配線１１．１２を形成し、目的とするＥＰ
ＲＯＭを完成させる。
る前の前処理として、ＨＦ系エツチング液によるライト
エツチングを行う。この場合、第２図Ｃより明らかなよ
うに、コンタクトホールＣ＋、Ｃｚの内部にはＰＳＧ膜
６は全く露出していないので、このライトエツチング時
にこのＰＳＧ膜６がエッチングされるおそれは全くない
。次に、例えばスパッタ法や蒸着法により全面に例えば
１膜やＡｌ−５ｉ合金膜などを形成した後、この膜をエ
ツチングによす所定形状にパターンニングして、第１図
に示すように配線１１．１２を形成し、目的とするＥＰ
ＲＯＭを完成させる。
以上のように、この実施例によれば、フローティングゲ
ートＦＣ及びコントロールゲートＣＧの側壁部にのみＰ
ＳＧ膜６が形成されており、コンタクトホールＣ＋、Ｃ
ｚの内部にはこのＰＳＧ膜６は全く露出していないので
、これらのコンタクトホールＣ＋、Ｃｚを形成した後に
Ａｌ膜やＡｌ−Ｓｔ合金膜などの形成に先立って行われ
るＨＦ系エツチング液によるライトエツチング時にこの
ＰＳＧ膜６がエツチングされる問題がな（なる。このた
め、ＥＰＲＯＭの高集積化に伴いコンタクトホールＣ１
，Ｃ２が微細化しても、このライトエツチングによりこ
れらのコンタクトホールＣ，，Ｃ。
ートＦＣ及びコントロールゲートＣＧの側壁部にのみＰ
ＳＧ膜６が形成されており、コンタクトホールＣ＋、Ｃ
ｚの内部にはこのＰＳＧ膜６は全く露出していないので
、これらのコンタクトホールＣ＋、Ｃｚを形成した後に
Ａｌ膜やＡｌ−Ｓｔ合金膜などの形成に先立って行われ
るＨＦ系エツチング液によるライトエツチング時にこの
ＰＳＧ膜６がエツチングされる問題がな（なる。このた
め、ＥＰＲＯＭの高集積化に伴いコンタクトホールＣ１
，Ｃ２が微細化しても、このライトエツチングによりこ
れらのコンタクトホールＣ，，Ｃ。
の形状が悪化するおそれは全くない。また、フローティ
ングゲートＦＣから見ると、眉間絶縁膜はＰＳＧ膜６、
Ｓ ｉ ３ Ｎ ａ膜９及びＡｓ５Ｇ膜１０の三層構造
となっているので、既に述べように良好なデータ保持特
性を得ることができる。
ングゲートＦＣから見ると、眉間絶縁膜はＰＳＧ膜６、
Ｓ ｉ ３ Ｎ ａ膜９及びＡｓ５Ｇ膜１０の三層構造
となっているので、既に述べように良好なデータ保持特
性を得ることができる。
以上により、データ保持特性が良好でしかも高集積化に
も十分に対応可能なＥＰＲＯＭを実現することができる
。
も十分に対応可能なＥＰＲＯＭを実現することができる
。
この実施例によるＥＰＲＯＭは、例えば０ＴＰ（Ｏｎｅ
Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）ワンチップマ
イクロコンピュータなどへの応用が可能である。
Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）ワンチップマ
イクロコンピュータなどへの応用が可能である。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施例におけるＡｓ５Ｇ膜１０の代わり
に例えばＢＰＳＧ膜を用いることが可能である。また、
メモリトランジスタは、いわゆるＬＤ Ｄ （Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造とすることも可
能である。
に例えばＢＰＳＧ膜を用いることが可能である。また、
メモリトランジスタは、いわゆるＬＤ Ｄ （Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造とすることも可
能である。
さらに、上述の実施例におけるＰＳＧ膜６と５ｉｚＮ４
膜９との間及びＳｉ３Ｎ、膜９とＡｓ５Ｇ膜１０との間
に例えば５ｉｎ２膜のような他の膜を介在させた構造と
することも可能である。
膜９との間及びＳｉ３Ｎ、膜９とＡｓ５Ｇ膜１０との間
に例えば５ｉｎ２膜のような他の膜を介在させた構造と
することも可能である。
また、上述の実施例においては、本発明をＥＰＲＯＭに
適用した場合について説明したが、本発明は、ＥＥＦＲ
ＯＭその他の各種のフローティングゲートデバイスに適
用することが可能である。
適用した場合について説明したが、本発明は、ＥＥＦＲ
ＯＭその他の各種のフローティングゲートデバイスに適
用することが可能である。
以上説明したように、本発明は、フローティングゲート
及びコントロールゲートの側壁部にリンシリケートガラ
ス層が形成され、コントロールゲートを覆って窒化シリ
コン膜とヒ素シリケートガラス膜またはホウ素リンシリ
ケートガラス膜とが順次形成されているので、配線形成
用の膜形成の前処理として行われるライトエツチングに
よりコンタクトホールの形状が悪化することがなくなり
、これによってデータ保持特性が良好でしかも高集積化
に対応可能な不揮発性メモリ装置を実現することができ
る。
及びコントロールゲートの側壁部にリンシリケートガラ
ス層が形成され、コントロールゲートを覆って窒化シリ
コン膜とヒ素シリケートガラス膜またはホウ素リンシリ
ケートガラス膜とが順次形成されているので、配線形成
用の膜形成の前処理として行われるライトエツチングに
よりコンタクトホールの形状が悪化することがなくなり
、これによってデータ保持特性が良好でしかも高集積化
に対応可能な不揮発性メモリ装置を実現することができ
る。
第１図は本発明の一実施例によるＥＦＲＯＭを示す断面
図、第２図Ａ〜第２図Ｃは第１図に示すＥＦＲＯＭの製
造方法の一例を工程順に説明するための断面図、第３図
Ａ及び第３図Ｂは従来のＥＦＲＯＭの製造方法を工程順
に説明するための断面図である。 図面における主要な符号の説明 ｌａｐ型Ｓｉ基板、 ３：ゲート絶縁膜、 ４゜５：絶
縁膜、 ６：ＰＳＧ膜、 ７：ソース領域、８ニドレイ
ン領域、 ９ ： Ｓｔ：＋Ｎ４膜、 １０：Ａ
ｓ５Ｇ膜、 ＦＧ：フローティングゲート、 ＣＧ
：コントロールゲート、 Ｃ，、Ｃ，：コンタクトホ
ール。
図、第２図Ａ〜第２図Ｃは第１図に示すＥＦＲＯＭの製
造方法の一例を工程順に説明するための断面図、第３図
Ａ及び第３図Ｂは従来のＥＦＲＯＭの製造方法を工程順
に説明するための断面図である。 図面における主要な符号の説明 ｌａｐ型Ｓｉ基板、 ３：ゲート絶縁膜、 ４゜５：絶
縁膜、 ６：ＰＳＧ膜、 ７：ソース領域、８ニドレイ
ン領域、 ９ ： Ｓｔ：＋Ｎ４膜、 １０：Ａ
ｓ５Ｇ膜、 ＦＧ：フローティングゲート、 ＣＧ
：コントロールゲート、 Ｃ，、Ｃ，：コンタクトホ
ール。
Claims (1)
- 【特許請求の範囲】 フローティングゲート上に絶縁膜を介してコントロール
ゲートが積層された構造のメモリセルを有する不揮発性
メモリ装置において、 上記フローティングゲート及び上記コントロールゲート
の側壁部にリンシリケートガラス層が形成され、 上記コントロールゲートを覆って窒化シリコン膜とヒ素
シリケートガラス膜またはホウ素リンシリケートガラス
膜とが順次形成されていることを特徴とする不揮発性メ
モリ装置。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1186299A JPH0350874A (ja) | 1989-07-19 | 1989-07-19 | 不揮発性メモリ装置 |
| EP94117676A EP0642168B1 (en) | 1989-07-18 | 1990-07-13 | Non-volatile semiconductor memory device |
| DE69032678T DE69032678T2 (de) | 1989-07-18 | 1990-07-13 | Nichtflüchtige Halbleiterspeicheranordnung |
| EP90113487A EP0409107B1 (en) | 1989-07-18 | 1990-07-13 | A nonvolatile semiconductor memory device and a method of manufacturing thereof |
| DE69034027T DE69034027T2 (de) | 1989-07-18 | 1990-07-13 | Verfahren zur Herstellung einer nicht flüchtigen Halbleiterspeichervorrichtung |
| DE69028665T DE69028665T2 (de) | 1989-07-18 | 1990-07-13 | Nichtflüchtige Halbleiterspeicheranordnung und Verfahren zur Herstellung |
| EP97119048A EP0827197B1 (en) | 1989-07-18 | 1990-07-13 | Method of manufacturing a non-volatile semiconductor memory device |
| EP95120043A EP0712162A2 (en) | 1989-07-18 | 1990-07-13 | A nonvolatile semiconductor memory device and method of manufacturing thereof |
| KR1019900010763A KR950014537B1 (ko) | 1989-07-19 | 1990-07-16 | 불휘발성 메모리장치 |
| US07/553,374 US5068697A (en) | 1989-07-18 | 1990-07-17 | Semiconductor memory which is protected from erasure by light shields |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1186299A JPH0350874A (ja) | 1989-07-19 | 1989-07-19 | 不揮発性メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0350874A true JPH0350874A (ja) | 1991-03-05 |
Family
ID=16185893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1186299A Pending JPH0350874A (ja) | 1989-07-18 | 1989-07-19 | 不揮発性メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0350874A (ja) |
| KR (1) | KR950014537B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100297607B1 (ko) * | 1997-07-16 | 2001-11-05 | 아끼구사 나오유끼 | 반도체장치,dram,플래시메모리및그제조방법 |
| US12140028B2 (en) | 2020-08-28 | 2024-11-12 | Eavor Technologies Inc. | Cooling for geothermal well drilling |
| US12209775B2 (en) | 2020-04-21 | 2025-01-28 | Eavor Technologies Inc. | Forming high efficiency geothermal wellbores |
-
1989
- 1989-07-19 JP JP1186299A patent/JPH0350874A/ja active Pending
-
1990
- 1990-07-16 KR KR1019900010763A patent/KR950014537B1/ko not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100297607B1 (ko) * | 1997-07-16 | 2001-11-05 | 아끼구사 나오유끼 | 반도체장치,dram,플래시메모리및그제조방법 |
| US6392310B1 (en) | 1997-07-16 | 2002-05-21 | Fujitsu Limited | Semiconductor device having a reduced leakage current and a fabrication process thereof |
| US6506644B2 (en) | 1997-07-16 | 2003-01-14 | Fujitsu Limited | Method of fabricating semiconductor having a reduced leakage current flow between the accumulation electrode and the gate electrode |
| US6887754B2 (en) | 1997-07-16 | 2005-05-03 | Fujitsu Limited | Semiconductor device having a reduced leakage current and a fabrication process thereof |
| US12209775B2 (en) | 2020-04-21 | 2025-01-28 | Eavor Technologies Inc. | Forming high efficiency geothermal wellbores |
| US12140028B2 (en) | 2020-08-28 | 2024-11-12 | Eavor Technologies Inc. | Cooling for geothermal well drilling |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910003811A (ko) | 1991-02-28 |
| KR950014537B1 (ko) | 1995-12-05 |
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