JPS6235268B2 - - Google Patents

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JPS6235268B2
JPS6235268B2 JP54125411A JP12541179A JPS6235268B2 JP S6235268 B2 JPS6235268 B2 JP S6235268B2 JP 54125411 A JP54125411 A JP 54125411A JP 12541179 A JP12541179 A JP 12541179A JP S6235268 B2 JPS6235268 B2 JP S6235268B2
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poly
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oxide film
semiconductor layer
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に関する。特に
ポリSi等の多結晶半導体層を電極あるいは配線層
を有する半導体装置の製造方法に関する。
従来、Siゲートプロセスを用いた半導体装置の
製造方法において、ポリSi（多結晶半導体）より
成るゲート電極および配線を熱酸化し、それによ
つて得られた熱酸化膜を層間絶縁膜として用いる
ことが提案されている。
しかしながら、上記提案方法によつて得られた
ポリSi2層ゲート構造を有するCCD（Charge
Coupled Device）あるいはダイナミツクRAM
（Random Access Memory）を形成した場合、
第１層目のポリSiゲート電極の端部において、絶
縁破壊を起しやすいという欠点が発見された。
また、ポリSiゲート電極に隣接したソース・ド
レインの拡散層からのAl配線層の引き出しを行
ないたい場合、ポリSiゲート電極を被覆する熱酸
化膜では不十分なため、この熱酸化膜に代えてポ
リSiゲート電極とAl配線層との間にSiO2を主成
分とする層間絶縁膜をCVD法（Chemical Vapor
Depossition Process）により形成し、ホトエツ
チングによりその絶縁膜にコンタクト開孔部を形
成する必要がある。このコンタクト開孔部が、ポ
リSi部分に接触すると、ポリSi電極部と、Al配線
ともシヨートする結果となるので、ポリSi電極部
と、ソース・ドレイン接続用開孔部の距離はアラ
イメント精度、エツチング精度等を考慮して３〜
５μｍ程度と十分にはなしておく必要がある。こ
のため、高集積度MOSICの設計には、不利な構
造となつていた。
したがつて、本発明の基本的な目的は、多結晶
半導体層に対して電気的に安定で、しかも信頼度
的にすぐれた絶縁膜で保護する新規な半導体装置
の製造方法を提供する。
本発明の他の目的は、ゲート電極および配線と
なる多結晶半導体（ポリSi）層を熱酸化膜で選択
的に被覆することにより、ポリSi2層ゲート構
造、またはポリSiゲート電極に隣接した拡散層か
らの配線層引き出し構造をより一層小さくするこ
とが可能な半導体装置の製造方法を提供すること
にある。
この目的を達成するための本発明の要旨は、シ
リコンからなる半導体領域上に形成された酸化膜
上に多結晶半導体層及びこの多結晶半導体層上に
存在する絶縁膜を選的に形成する工程、上記半導
体領域及び上記多結晶半導体層上の絶縁膜に窒素
イオンの打込みを行う工程、上記多結晶半導体層
上の絶縁膜を除去する工程、熱処理により上記半
導体領域に打込まれた窒素とシリコンとを反応さ
せてシリコンナイトライド膜を形成する工程、上
記シリコンナイトライド膜をマスクにして上記多
結晶半導体層表面を酸化してそこに酸化膜を形成
する工程を有することを特徴とする半導体装置の
製造方法にある。
以下、実施例にしたがい、本発明の内容を詳細
に説明する。
第１図に示す如く、例えば（100）結晶面を持
つＰ型Si基板１に、ゲート絶縁膜２を50nm形成
し、引続きポリシリコンまたはリンドープポリSi
４を400nmの厚さで、さらに、SiO2または、
P2O5を含んだSiO2（PSG）膜６を300nmの厚さ
で形成する。ホトエツチング技術を適用して、
SiO2膜６、ポリSi膜４、およびゲートSiO2膜２
を連続的にエツチする。
次に、第２図に示す如く、全面に窒素イオン打
込みをほぼ試料の表面から垂直に行なう。イオン
の打込み量は例えば1017個／cm2である。打込みエ
ネルギーは、SiO2６に打込まれた窒素１０がポ
リSiに到達しない程度の低いエネルギー、例えば
40KeV程度に選定する。９はSi基板表面１に打込
まれた窒素である。
次に、第３図に示す如く、稀フツ素系のエツチ
液で、絶縁層６を除去した後、1000℃程度の熱処
理を行つてSi基板表面に打込まれた窒素と基板の
Siとを反応させ、極く薄いシリコンナイトライド
膜（〓100Å）を形成する。
第４図に示す如く、このナイトライド膜１１を
マスクにしてポリSi膜４を例えば900℃の水蒸気
中で酸化し、300nmの熱酸化膜をポリSi膜４上に
形成する。第４図において、点線は第３図の状態
でのポリSi膜４の形状を示している。
なお、第３図で示すように窒素イオンの打込み
を行なつた後、SiO2膜１０のエツチを行なわ
ず、直接、熱酸化を行つても、第４図と類似の構
造は達成できる。この場合、ポリSi層４に形成さ
れる熱酸化膜の厚さは厚くなる。また、Si基板１
に打込まれた窒素を基板のSiと化合させ、シリコ
ンナイトライド膜とする熱処理を特別に行なわな
くても、高濃度イオン打込みの際に上昇する温
度、または、ポリSiを熱酸化する際の熱エネルギ
ーを利用することができる。
前記工程まで終了したのちに、窒化膜１１の表
面に発生した厚さ100Åまたはそれ以下のSiO2膜
（図示せず）を稀フツ酸系のエツチ液で除去し、
引続き180℃程度に加熱した燐酸でナイトライド
膜を除去すると第５図なる断面構造を得ることが
できる。
第５図に示す半導体基体の構造から、ダイナミ
ツクRAMのメモリセルあるいはCCD等に適用さ
れているポリシリコン２層構造を得た例を以下に
説明する。
まず、ダイナミツクRAMのメモリセルを得る
場合、第５図に示す半導体装置の構造から露出す
るSi基板１表面を酸化することによりゲート酸化
膜１３を形成する。そして、このゲート酸化膜１
３上に第２層ポリSi層１４を形成し、ホトエツチ
ングにより、ポリSi層１４およびゲート酸化膜１
３を連続的に加工する。しかる後、第６図に示す
如くポリSi層１４をマスクとしてAsまたはＰ等
の不純物をイオン打込みあるいは熱拡散法等によ
りSi基板１内に導入し、N+型領域１５を形成す
る。
この後、図示しないが、少くなくとも層間絶縁
膜となるPSG膜を形成し、そのPSG膜に電極配線
接続孔を設け、そしてその接続孔を通してN+型
領域１５に接続するAl電極を形成する。
このようにして、ポリSi層１４をゲート電極と
するMOSFETおよびポリSi層４を１つの電極と
するコンデンサーから成るメモリセルが得られ
る。
次に、CCDを得る場合、上記メモリセルと同
様な方法により第７図に示すようにポリSi層４，
４′間にゲート酸化膜１３を形成し、そのゲート
酸化膜１３上にポリSi層１４を形成する。CCD
の場合、ポリSi層４，４′，１４が転用ゲート電
極となる。また、SiO2膜２および１３はほぼ等
しい膜厚を有するように形成される。
さらに、本発明の方法は以下に説明する半導体
装置が得られる。すなわち、第８図に示すように
ポリSiゲート電極４に隣接するN+領域１５から
電極配線１７が取出された構造の半導体装置が、
ポリSi部とマスク合せ的に接触しても、電気的に
はシヨートすることなく得られる。
この半導体装置を得るためには、第５図に示す
半導体基体が得られた後、AsまたはＰ等の不純
物のイオン打込み、または熱拡散法によりソー
ス・ドレイン層Ｓ，Ｄを形成する。ソース・ドレ
イン層Ｓ，Ｄの形成のための不純物ドープは第２
図の窒素イオン打込み後、引き続いてイオン打込
みを行なつても良い。ソース・ドレイン層Ｓ，Ｄ
の形成時に形成された熱酸化膜を除去した後、高
濃度（10mol％程度）にP2O5を含むPSG膜を約
0.8μmCVD法で形成し、そして、そのPSG膜に
ドレイン層ＤとAl電極配線との接続を行う接続
孔Ｈを形成する。この接続孔Ｈを形成するにあた
つては、稀フツ酸とフツ化アンモニウム飽和水溶
液の混合液を用いて行なうが、このエツチ液での
熱酸化膜とCVDで形成直後のPSG膜のエツチ速
度の比は約10倍とれるので、接続孔Ｈが、マスク
位置合せのズレによつて第８図のように熱酸化膜
１２で被覆されたポリSi層４にまたがつても、そ
の熱酸化膜１２はほとんどエツチされない。した
がつて、ポリSi層４は、少なくとも熱酸化膜１２
で保護されていることになる。なお、ポリ層４と
Al電極配線層の接続を必要とする部分は前もつ
て、熱酸化膜１２をホトエツチングにより開孔
し、その後同一場所のPSG膜１６も開孔する。
接続孔Ｈ形成後、PSG膜１６を1000℃〜1050℃
で熱処理して、粘性流動を起せしめ、平坦化をお
こなう。引続きAlを主成分とする電極配線を形
成すると第８図に示す半導体装置が実現できる。
以上の実施例中での説明でもわかるように、本
発明によれば、ゲート部の構造は従来のポリSiゲ
ートMOSトランジスタと全く同じなため安定し
たスレツシヨールド電圧が得られ、しかも、ポリ
Siゲート電極は、比較的厚いち密な熱酸化膜で、
上部および側部が被覆され、構造的な弱点もな
い。したがつて、ポリSi2層技術を用いたCCDメ
モリおよび、ダイナミツクRAMの第１層ポリSi
に適用すれば、第１層と第２層ポリSi間の浮遊容
量が少なく、かつ、層間耐圧の高い、半導体装置
が形成できる。またポリSi1層配線を用いた通常
のMOS型ICに適用した場合にはn+層とAl電極配
線との接続孔が、ポリSi電極と近接して開孔で
き、高集積度MOSICに適した構造となる。
なお、以上の説明は、Ｎチヤネル型MOSデバ
イスを例にとつたが、本発明は必らずしもＮチヤ
ネル型に限定されるわけでなく、Ｐチヤネル型
MOSIC、CMOSIC等にも適用可能である。
【図面の簡単な説明】
第１図乃至第５図は本発明の一実施例を示す半
導体装置の工程断面図、第６図乃至第８図はそれ
ぞれ本発明の方法によつて得られた半導体装置の
断面図である。 １…Si基板、２…熱酸化膜（SiO2膜）、３…シ
リコンナイトライド膜、４…ポリSi膜、５…熱酸
化膜（SiO2膜）、６…CVDSiO2膜、８…ポリSi端
部のSiO2膜、９…Si中に打込まれた窒素、１０…
CVDSiO2中に打込まれた窒素、１１…シリコン
ナイトライド膜、１２…熱酸化膜、１３…第２ゲ
ート酸化膜、１４…第２ポリSiゲート電極、１５
…N+領域、１６…CVDPSG層、１７…Al電極配
線層。

Claims (1)

  1. 【特許請求の範囲】 １ シリコンからなる半導体領域上に形成された
    酸化膜上に多結晶半導体層及びこの多結晶半導体
    層上に存在する絶縁膜を選択的に形成する工程、
    上記半導体領域及び上記多結晶半導体層上の絶縁
    膜に窒素イオンの打込みを行う工程、上記多結晶
    半導体層上の絶縁膜を除去する工程、熱処理によ
    り上記半導体領域に打込まれた窒素とシリコンと
    を反応させてシリコンナイトライド膜を形成する
    工程、上記シリコンナイトライド膜をマスクにし
    て上記多結晶半導体層表面を酸化してそこに酸化
    膜を形成する工程を有することを特徴とする半導
    体装置の製造方法。 ２ シリコンからなる半導体領域上に形成された
    酸化膜上に多結晶半導体層及びこの多結晶半導体
    層上に存在する絶縁膜を選択的に形成する工程、
    上記半導体領域及び上記多結晶半導体層上の絶縁
    膜に窒素イオンの打込みを行う工程、上記多結晶
    半導体層上の絶縁膜を除去する工程、熱処理によ
    り上記半導体領域に打込まれた窒素とシリコンと
    を反応させてシリコンナイトライド膜を形成する
    工程、上記シリコンナイトライド膜をマスクにし
    て上記多結晶半導体層表面を酸化してそこに酸化
    膜を形成する工程、上記シリコンナイトライド膜
    を除去して上記シリコンからなる半導体領域を露
    出する工程、上記露出された半導体領域を酸化し
    そこに第２の酸化膜を形成する工程、上記第２の
    酸化膜上から上記第１の酸化膜上に延びる導体層
    を形成する工程を有することを特徴とする半導体
    装置の製造方法。
JP12541179A 1979-10-01 1979-10-01 Manufacture of semiconductor device Granted JPS5650532A (en)

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