JPH0351064Y2 - - Google Patents
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- Publication number
- JPH0351064Y2 JPH0351064Y2 JP1982065699U JP6569982U JPH0351064Y2 JP H0351064 Y2 JPH0351064 Y2 JP H0351064Y2 JP 1982065699 U JP1982065699 U JP 1982065699U JP 6569982 U JP6569982 U JP 6569982U JP H0351064 Y2 JPH0351064 Y2 JP H0351064Y2
- Authority
- JP
- Japan
- Prior art keywords
- field effect
- resistor
- power supply
- parallel
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Generation Of Surge Voltage And Current (AREA)
- Electronic Switches (AREA)
- Electrical Discharge Machining, Electrochemical Machining, And Combined Machining (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は高速応答回路を備えた放電加工用パル
ス電源装置に関する。
ス電源装置に関する。
放電加工における加工面の粗さは、加工電極と
被加工物との間に印加される加工用電気パルスの
パルス幅に大きく影響され、パルス幅が小さけれ
ば小さいほど加工面粗さの細かいものが得られ
る。従来、出力用スイツチング素子として接合形
トランジスタが用いられてきたが、接合形トラン
ジスタはその内部に電荷蓄積作用があり、そのた
めにパルス幅を小さくすることが非常に困難であ
つた。
被加工物との間に印加される加工用電気パルスの
パルス幅に大きく影響され、パルス幅が小さけれ
ば小さいほど加工面粗さの細かいものが得られ
る。従来、出力用スイツチング素子として接合形
トランジスタが用いられてきたが、接合形トラン
ジスタはその内部に電荷蓄積作用があり、そのた
めにパルス幅を小さくすることが非常に困難であ
つた。
また、最近では応答速度の速い電力形電界効果
トランジスタも使用されてきたが、放電加工用パ
ルス電源の出力部においては複数個の出力用スイ
ツチング素子を並列に接続して使用するために、
応答速度の速いスイツチング素子をその不飽和領
域で使用すると、配線の長さや浮遊静電容量の影
響を受けて寄生発振を起こすことが多く、そのた
め出力のスイツチングを高速に行うことが困難で
あつた。
トランジスタも使用されてきたが、放電加工用パ
ルス電源の出力部においては複数個の出力用スイ
ツチング素子を並列に接続して使用するために、
応答速度の速いスイツチング素子をその不飽和領
域で使用すると、配線の長さや浮遊静電容量の影
響を受けて寄生発振を起こすことが多く、そのた
め出力のスイツチングを高速に行うことが困難で
あつた。
そのため、従来、電界効果トランジスタにおけ
る寄生発振を防止するために、電界効果トランジ
スタのゲート端子に数百ないし千オーム程度の高
抵抗を接続して信号を印加することが行われてき
たが、電界効果トランジスタのゲートはこの電界
効果トランジスタの他の端子に対して内部静電容
量を持つているため、ゲートに高抵抗を介して信
号を印加したのでは応答性の速い出力特性が得ら
れなかつた。
る寄生発振を防止するために、電界効果トランジ
スタのゲート端子に数百ないし千オーム程度の高
抵抗を接続して信号を印加することが行われてき
たが、電界効果トランジスタのゲートはこの電界
効果トランジスタの他の端子に対して内部静電容
量を持つているため、ゲートに高抵抗を介して信
号を印加したのでは応答性の速い出力特性が得ら
れなかつた。
一方、前述の接合形トランジスタの場合には信
号を印加する抵抗にコンデンサを並列接続して高
速化を図つてきたが、このようにコンデンサを並
列接続すると高周波領域において帰還が生じ寄生
発振を起こすという問題があつた。
号を印加する抵抗にコンデンサを並列接続して高
速化を図つてきたが、このようにコンデンサを並
列接続すると高周波領域において帰還が生じ寄生
発振を起こすという問題があつた。
本考案の目的は、放電加工用パルス電源の出力
部に複数個並列に接続される出力スイツチング素
子の高速応答性を可能にしかつ寄生発振を防止し
それにより加工用電気パルスのパルス幅を小さく
し得る回路の提供にある。
部に複数個並列に接続される出力スイツチング素
子の高速応答性を可能にしかつ寄生発振を防止し
それにより加工用電気パルスのパルス幅を小さく
し得る回路の提供にある。
本考案による放電加工用パルス電源装置は、加
工用直流電源４と、該直流電源４と加工電極２と
の間に直列に接続され、複数の電界効果トランジ
スタ５を並列接続してなる出力用スイツチング手
段と、該各電界効果トランジスタのゲートに信号
を提供するためのパルス発生器１０と、該各々の
電界効果トランジスタ５のゲートと該パルス発生
器１０の１つの出力端子との間に接続され、互い
に逆方向に並列接続された２個のダイオード７，
８とこれに直列接続された低抵抗値を有する抵抗
９とからなる回路とこの回路に並列接続された高
抵抗値を有する抵抗６からなる高速応答回路１１
とを具備する。
工用直流電源４と、該直流電源４と加工電極２と
の間に直列に接続され、複数の電界効果トランジ
スタ５を並列接続してなる出力用スイツチング手
段と、該各電界効果トランジスタのゲートに信号
を提供するためのパルス発生器１０と、該各々の
電界効果トランジスタ５のゲートと該パルス発生
器１０の１つの出力端子との間に接続され、互い
に逆方向に並列接続された２個のダイオード７，
８とこれに直列接続された低抵抗値を有する抵抗
９とからなる回路とこの回路に並列接続された高
抵抗値を有する抵抗６からなる高速応答回路１１
とを具備する。
本考案では、複数個の並列接続された電界効果
トランジスタを電源と加工電極間に直列に接続
し、これらの電界効果トランジスタのゲート電圧
を抵抗値の大小の組合せにより調整して不飽和領
域で動作できるようにし、これにより放電加工パ
ルスの高速スイツチング応答性を向上させ、かつ
寄生発振を著しく防止することができるようにし
たものである。
トランジスタを電源と加工電極間に直列に接続
し、これらの電界効果トランジスタのゲート電圧
を抵抗値の大小の組合せにより調整して不飽和領
域で動作できるようにし、これにより放電加工パ
ルスの高速スイツチング応答性を向上させ、かつ
寄生発振を著しく防止することができるようにし
たものである。
第１図は本考案に係る放電加工用パルス電源装
置の一実施例回路図である。このパルス電源回路
１では、基本的には加工用直流電源４の直流電圧
を並列接続された２個の電界効果トランジスタ５
によりスイツチングし、所定のパルス電圧を加工
電極２と被加工物３間に印加する。電界効果トラ
ンジスタ５はパルス発生器１０からのパルスによ
りオンタイム、オフタイム、及び尖頭電流値が制
御される。パルス発生器１０と各電界効果トラン
ジスタ５との間に高速応答回路１１が設けられ
る。
置の一実施例回路図である。このパルス電源回路
１では、基本的には加工用直流電源４の直流電圧
を並列接続された２個の電界効果トランジスタ５
によりスイツチングし、所定のパルス電圧を加工
電極２と被加工物３間に印加する。電界効果トラ
ンジスタ５はパルス発生器１０からのパルスによ
りオンタイム、オフタイム、及び尖頭電流値が制
御される。パルス発生器１０と各電界効果トラン
ジスタ５との間に高速応答回路１１が設けられ
る。
本実施例によれば、出力スイツチング素子とし
て２個の電界効果トランジスタ５を並列接続し不
飽和領域で使用することにより高速スイツチング
応答性を可能としている。
て２個の電界効果トランジスタ５を並列接続し不
飽和領域で使用することにより高速スイツチング
応答性を可能としている。
また、発振の防止策として発振の要因となる抵
抗６の抵抗値を決めてから所望の出力特性が得ら
れるように抵抗９の抵抗値を決め、さらに、抵抗
９に逆並列接続したダイオード７，８を直列に挿
入することにより高周波特性においてダイオード
の順方向電圧降下分約±0.5Vのヒステリシス特
性を示すようにし、このヒステリシス特性の効果
により発振を完全に防止するようにしたものであ
る。
抗６の抵抗値を決めてから所望の出力特性が得ら
れるように抵抗９の抵抗値を決め、さらに、抵抗
９に逆並列接続したダイオード７，８を直列に挿
入することにより高周波特性においてダイオード
の順方向電圧降下分約±0.5Vのヒステリシス特
性を示すようにし、このヒステリシス特性の効果
により発振を完全に防止するようにしたものであ
る。
本考案に至つた経緯として、まず、電界効果ト
ランジスタは蓄積時間が無いので高速スイツチン
グ動作に適しているが、各端子間に内部分布容量
があり応答性を悪くしており、特に、ゲートと他
の端子間にある入力容量を応答遅れの原因となつ
ている点に着目している。
ランジスタは蓄積時間が無いので高速スイツチン
グ動作に適しているが、各端子間に内部分布容量
があり応答性を悪くしており、特に、ゲートと他
の端子間にある入力容量を応答遅れの原因となつ
ている点に着目している。
この場合、電界効果トランジスタを１個用いる
場合は、ゲート回路の抵抗を限りなく小さくする
ことにより発振の心配もなく高速スイツチングさ
せることが可能である。しかし、複数個の電界効
果トランジスタを並列接続した回路においてゲー
ト抵抗を小さくすると、トランジスタ間の相互干
渉により必ず発振を起こすようになる。この発振
防止対策として逆にゲート抵抗を大きくしていく
のが最も効果的であることが実験により判明し
た。しかし、あまり大きい抵抗にすると発振は生
じないが出力特性になまりを生じ応答性も悪くな
る結果となる。
場合は、ゲート回路の抵抗を限りなく小さくする
ことにより発振の心配もなく高速スイツチングさ
せることが可能である。しかし、複数個の電界効
果トランジスタを並列接続した回路においてゲー
ト抵抗を小さくすると、トランジスタ間の相互干
渉により必ず発振を起こすようになる。この発振
防止対策として逆にゲート抵抗を大きくしていく
のが最も効果的であることが実験により判明し
た。しかし、あまり大きい抵抗にすると発振は生
じないが出力特性になまりを生じ応答性も悪くな
る結果となる。
本考案は複数個の電界効果トランジスタ５のゲ
ート電圧を変化させることにより、出力パルス電
流の高速性を損なうことなく出力電流を制御する
ことができるもので、前述のように、本考案では
発振を生じさせない限界にゲート抵抗６をまず決
定し、その後所望の出力特性が得られるように抵
抗９の値を決定しており、さらに本考案の効果で
ある高速スイツチング応答性と発振の防止を顕著
ならしめるため出力スイツチング素子としての電
界効果トランジスタ５を図示のように２個並列接
続した構成としている。
ート電圧を変化させることにより、出力パルス電
流の高速性を損なうことなく出力電流を制御する
ことができるもので、前述のように、本考案では
発振を生じさせない限界にゲート抵抗６をまず決
定し、その後所望の出力特性が得られるように抵
抗９の値を決定しており、さらに本考案の効果で
ある高速スイツチング応答性と発振の防止を顕著
ならしめるため出力スイツチング素子としての電
界効果トランジスタ５を図示のように２個並列接
続した構成としている。
即ち、本実施例では、高速応答回路１１におい
て、抵抗６は寄生発振を生じさせないようにする
ため数百ないし千オームの比較的高抵抗値の抵抗
を用いる。抵抗６の値を小さくすると殆どの場合
に寄生発振を起こす。図示のように、電界効果ト
ランジスタ５のゲートには他端子との間に内部静
電容量Cinが存在し、この容量Cinと抵抗６とに
より応答性を左右されることになる。即ち、抵抗
６の抵抗値をＲとすると、応答性はｆ＝1/2
πCinRで定まる値で制限される。
て、抵抗６は寄生発振を生じさせないようにする
ため数百ないし千オームの比較的高抵抗値の抵抗
を用いる。抵抗６の値を小さくすると殆どの場合
に寄生発振を起こす。図示のように、電界効果ト
ランジスタ５のゲートには他端子との間に内部静
電容量Cinが存在し、この容量Cinと抵抗６とに
より応答性を左右されることになる。即ち、抵抗
６の抵抗値をＲとすると、応答性はｆ＝1/2
πCinRで定まる値で制限される。
一方、抵抗９は、前述のように、低抵抗値であ
り、この抵抗９に互いに逆方向に並列接続された
２個のダイオード７及び８が直列接続されたもの
を抵抗６に並列接続することにより応答速度を大
幅に高め、同時に寄生発振の原因である帰還電圧
をダイオード７及び８により吸収することによつ
て、寄生発振を防止するようにしている。この場
合、抵抗９の抵抗値を約50オームにするとオンタ
イムが0.1ないし0.2μsのパルスが容易に得られ
る。また、パルスの立上がり又は立下がりのいず
れかのみの高速応答性を必要とする場合にはダイ
オード７又は８の内一方を省略することができ
る。
り、この抵抗９に互いに逆方向に並列接続された
２個のダイオード７及び８が直列接続されたもの
を抵抗６に並列接続することにより応答速度を大
幅に高め、同時に寄生発振の原因である帰還電圧
をダイオード７及び８により吸収することによつ
て、寄生発振を防止するようにしている。この場
合、抵抗９の抵抗値を約50オームにするとオンタ
イムが0.1ないし0.2μsのパルスが容易に得られ
る。また、パルスの立上がり又は立下がりのいず
れかのみの高速応答性を必要とする場合にはダイ
オード７又は８の内一方を省略することができ
る。
以上説明したように、本考案によれば、複数個
の並列接続された電界効果トランジスタを電源と
加工電極間に直列に接続し、これらの電界効果ト
ランジスタのゲート電圧を調整して不飽和領域で
使用するようにしたので、放電加工パルスの高速
スイツチング応答性を向上させることができ、か
つ寄生発振を顕著に防止することができる。
の並列接続された電界効果トランジスタを電源と
加工電極間に直列に接続し、これらの電界効果ト
ランジスタのゲート電圧を調整して不飽和領域で
使用するようにしたので、放電加工パルスの高速
スイツチング応答性を向上させることができ、か
つ寄生発振を顕著に防止することができる。
第１図は本考案に係る放電加工用パルス電源装
置の一実施例回路図である。 符号の説明、１……パルス電源回路、２……加
工電極、３……被加工物、４……加工用直流電
源、５……電界効果トランジスタ、６，９……抵
抗、７，８……ダイオード、１０……パルス発生
器、１１……高速応答回路。
置の一実施例回路図である。 符号の説明、１……パルス電源回路、２……加
工電極、３……被加工物、４……加工用直流電
源、５……電界効果トランジスタ、６，９……抵
抗、７，８……ダイオード、１０……パルス発生
器、１１……高速応答回路。
Claims (1)
- 【実用新案登録請求の範囲】 放電加工用パルス電源装置であつて、 加工用直流電源４、 該直流電源４と加工電極２との間に直列に接続
され、複数の電界効果トランジスタ５を並列接続
してなる出力用スイツチング手段、 該各電界効果トランジスタのゲートに信号を供
給するためのパルス発生器１０、及び、 該各々の電界効果トランジスタ５のゲートと該
パルス発生器１０の１つの出力端子との間に接続
され、互いに逆方向に並列接続された２個のダイ
オード７，８とこれに直列接続された低抵抗値を
有する抵抗９とからなる回路と、この回路に並列
接続された高抵抗値を有する抵抗６からなる高速
応答回路１１、 を具備する放電加工用パルス電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6569982U JPS58168893U (ja) | 1982-05-07 | 1982-05-07 | 放電加工用パルス電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6569982U JPS58168893U (ja) | 1982-05-07 | 1982-05-07 | 放電加工用パルス電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58168893U JPS58168893U (ja) | 1983-11-10 |
| JPH0351064Y2 true JPH0351064Y2 (ja) | 1991-10-31 |
Family
ID=30075645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6569982U Granted JPS58168893U (ja) | 1982-05-07 | 1982-05-07 | 放電加工用パルス電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58168893U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4150297B2 (ja) * | 2003-06-30 | 2008-09-17 | ソニー株式会社 | 電界効果トランジスタのドライブ回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56108113A (en) * | 1978-09-21 | 1981-08-27 | Ward Goldstone Ltd | Electronic swtich and operating method thereof |
-
1982
- 1982-05-07 JP JP6569982U patent/JPS58168893U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58168893U (ja) | 1983-11-10 |
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