JPH0524415Y2 - - Google Patents
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- JPH0524415Y2 JPH0524415Y2 JP5428591U JP5428591U JPH0524415Y2 JP H0524415 Y2 JPH0524415 Y2 JP H0524415Y2 JP 5428591 U JP5428591 U JP 5428591U JP 5428591 U JP5428591 U JP 5428591U JP H0524415 Y2 JPH0524415 Y2 JP H0524415Y2
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- Japan
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- field effect
- power supply
- parallel
- resistor
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- 230000005669 field effect Effects 0.000 claims description 26
- 238000003754 machining Methods 0.000 claims description 12
- 238000009760 electrical discharge machining Methods 0.000 claims description 5
- 230000010355 oscillation Effects 0.000 description 19
- 230000003071 parasitic effect Effects 0.000 description 10
- 230000000694 effects Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
Landscapes
- Electrical Discharge Machining, Electrochemical Machining, And Combined Machining (AREA)
- Electronic Switches (AREA)
Description
【0001】
【産業上の利用分野】 本考案は高速応答回路を
備えた放電加工用パルス電源装置に関する。
備えた放電加工用パルス電源装置に関する。
【0002】
【従来の技術と考案が解決しようとする課題】
放電加工における加工面の粗さは、加工電極と被
加工物との間に印加される加工用電気パルスのパ
ルス幅に大きく影響され、パルス幅が小さければ
小さいほど加工面粗さの細かいものが得られる。
従来、出力用スイツチング素子として接合形トラ
ンジスタが用いられてきたが、接合形トランジス
タはその内部に電荷蓄積作用があり、そのために
パルス幅を小さくすることが非常に困難であつ
た。
放電加工における加工面の粗さは、加工電極と被
加工物との間に印加される加工用電気パルスのパ
ルス幅に大きく影響され、パルス幅が小さければ
小さいほど加工面粗さの細かいものが得られる。
従来、出力用スイツチング素子として接合形トラ
ンジスタが用いられてきたが、接合形トランジス
タはその内部に電荷蓄積作用があり、そのために
パルス幅を小さくすることが非常に困難であつ
た。
【0003】 また、最近では応答速度の速い電力形
電界効果トランジスタも使用されてきたが、放電
加工用パルス電源の出力部においては複数個の出
力用スイツチング素子を並列に接続して使用する
ため、応答速度の速いスイツチング素子をその不
飽和領域で使用すると、配線の長さや浮遊静電容
量の影響を受けて寄生発振を起こすことが多く、
そのため出力のスイツチングを高速に行うことが
困難であつた。
電界効果トランジスタも使用されてきたが、放電
加工用パルス電源の出力部においては複数個の出
力用スイツチング素子を並列に接続して使用する
ため、応答速度の速いスイツチング素子をその不
飽和領域で使用すると、配線の長さや浮遊静電容
量の影響を受けて寄生発振を起こすことが多く、
そのため出力のスイツチングを高速に行うことが
困難であつた。
【0004】 そのため、従来、電界効果トランジス
タにおける寄生発振を防止するために、電界効果
トランジスタのゲート端子に数百ないし千オーム
程度の高抵抗を接続して信号を印加することが行
われてきたが、電界効果トランジスタのゲートは
この電界効果トランジスタの他の端子に対して内
部静電容量を持つているため、ゲートに高抵抗を
介して信号を印加したのでは応答性の速い出力特
性が得られなかつた。
タにおける寄生発振を防止するために、電界効果
トランジスタのゲート端子に数百ないし千オーム
程度の高抵抗を接続して信号を印加することが行
われてきたが、電界効果トランジスタのゲートは
この電界効果トランジスタの他の端子に対して内
部静電容量を持つているため、ゲートに高抵抗を
介して信号を印加したのでは応答性の速い出力特
性が得られなかつた。
【0005】 一方、前述の接合形トランジスタの場
合には信号を印加する抵抗にコンデンサを並列接
続して高速化を図つてきたが、このようにコンデ
ンサを並列接続すると高周波領域において帰還が
生じ寄生発振を起こすという問題があつた。 本考案の目的は、放電加工用パルス電源の出力
部に複数個並列に接続される出力スイツチング素
子の高速応答性を可能にしかつ寄生発振を防止し
それにより加工用電気パルスのパルス幅を小さく
し得る回路の提供にある。
合には信号を印加する抵抗にコンデンサを並列接
続して高速化を図つてきたが、このようにコンデ
ンサを並列接続すると高周波領域において帰還が
生じ寄生発振を起こすという問題があつた。 本考案の目的は、放電加工用パルス電源の出力
部に複数個並列に接続される出力スイツチング素
子の高速応答性を可能にしかつ寄生発振を防止し
それにより加工用電気パルスのパルス幅を小さく
し得る回路の提供にある。
【0006】
【課題を解決するための手段】 本考案による放
電加工用パルス電源装置は、加工用直流電源４
と、該直流電源４と加工電極２との間に直列に接
続され、複数の電界効果トランジスタ５を並列接
続してなる出力用スイツチング手段と、該各電界
効果トランジスタのゲートに信号を供給するため
のパルス発生器１０と、該各々の電界効果トラン
ジスタ５のゲートと該パルス発生器１０の１つの
出力端子との間に接続され、互いに逆方向に並列
接続された該２個のダイオード７，８とこれに並
列接続された高抵抗値を有する抵抗６とからなる
回路と、この回路に直列接続された低抵抗値を有
する抵抗９とからなる高速応答回路１１とを具備
する。
電加工用パルス電源装置は、加工用直流電源４
と、該直流電源４と加工電極２との間に直列に接
続され、複数の電界効果トランジスタ５を並列接
続してなる出力用スイツチング手段と、該各電界
効果トランジスタのゲートに信号を供給するため
のパルス発生器１０と、該各々の電界効果トラン
ジスタ５のゲートと該パルス発生器１０の１つの
出力端子との間に接続され、互いに逆方向に並列
接続された該２個のダイオード７，８とこれに並
列接続された高抵抗値を有する抵抗６とからなる
回路と、この回路に直列接続された低抵抗値を有
する抵抗９とからなる高速応答回路１１とを具備
する。
【0007】
【作用】 本考案では、複数個の並列接続された
電界効果トランジスタを電源と加工電極間に直列
に接続し、これらの電界効果トランジスタのゲー
ト電圧を抵抗値の大小の組合せにより調整して不
飽和領域で動作できるようにし、これにより放電
加工パルスの高速スイツチング応答性を向上さ
せ、かつ寄生発振を著しく防止することができる
ようにしたものである。
電界効果トランジスタを電源と加工電極間に直列
に接続し、これらの電界効果トランジスタのゲー
ト電圧を抵抗値の大小の組合せにより調整して不
飽和領域で動作できるようにし、これにより放電
加工パルスの高速スイツチング応答性を向上さ
せ、かつ寄生発振を著しく防止することができる
ようにしたものである。
【0008】
【実施例】 図１は本考案に係る放電加工用パル
ス電源装置の一実施例回路図である。このパルス
電源回路１では、基本的には加工用直流電源４の
直流電圧を並列接続された２個の電界効果トラン
ジスタ５によりスイツチングし、所定のパルス電
圧を加工電極２と被加工物３間に印加する。電界
効果トランジスタ５はパルス発生器１０からのパ
ルスによりオンタイム、オフタイム、及び尖頭電
流値が制御される。パルス発生器１０と各電界効
果トランジスタ５との間に高速応答回路１１が設
けられる。
ス電源装置の一実施例回路図である。このパルス
電源回路１では、基本的には加工用直流電源４の
直流電圧を並列接続された２個の電界効果トラン
ジスタ５によりスイツチングし、所定のパルス電
圧を加工電極２と被加工物３間に印加する。電界
効果トランジスタ５はパルス発生器１０からのパ
ルスによりオンタイム、オフタイム、及び尖頭電
流値が制御される。パルス発生器１０と各電界効
果トランジスタ５との間に高速応答回路１１が設
けられる。
【0009】 本実施例によれば、出力スイツチング
素子として２個の電界効果トランジスタ５を並列
接続し不飽和領域で使用することにより高速スイ
ツチング応答性を可能としている。 また、発振の防止策として発振の要因となる抵
抗６の抵抗値を決め、さらに、この抵抗６に逆並
列接続したダイオード７，８を並列に接続し、こ
の回路に抵抗９を直列に接続し、所望の出力特性
が得られるように抵抗９の抵抗値を決めることに
より高周波特性においてダイオードの順方向電圧
降下分約±0.5Vのヒステリシス特性を示すよう
にし、このヒステリシス特性の効果により発振を
完全に防止するようにしたものである。
素子として２個の電界効果トランジスタ５を並列
接続し不飽和領域で使用することにより高速スイ
ツチング応答性を可能としている。 また、発振の防止策として発振の要因となる抵
抗６の抵抗値を決め、さらに、この抵抗６に逆並
列接続したダイオード７，８を並列に接続し、こ
の回路に抵抗９を直列に接続し、所望の出力特性
が得られるように抵抗９の抵抗値を決めることに
より高周波特性においてダイオードの順方向電圧
降下分約±0.5Vのヒステリシス特性を示すよう
にし、このヒステリシス特性の効果により発振を
完全に防止するようにしたものである。
【0010】 本考案に至つた経緯として、まず、電
界効果トランジスタは蓄積時間が無いので高速ス
イツチング動作に適しているが、各端子間に内部
分布容量があり応答性を悪くしており、特に、ゲ
ートと他の端子間にある入力容量が応答遅れの原
因となつている点に着目している。 この場合、電界効果トランジスタを１個用いる
場合は、ゲート回路の抵抗を限りなく小さくする
することにより発振の心配もなく高速スイツチン
グさせることが可能である。しかし、複数個の電
界効果トランジスタを並列接続した回路において
ゲート抵抗を小さくすると、トランジスタ間の相
互干渉により必ず発振を起こすようになる。この
発振防止対策として逆にゲート抵抗を大きくして
いくのが最も効果的であることが実験により判明
した。しかし、あまり大きい抵抗にすると発振は
生じない出力特性になまりを生じ応答性も悪くな
る結果となる。
界効果トランジスタは蓄積時間が無いので高速ス
イツチング動作に適しているが、各端子間に内部
分布容量があり応答性を悪くしており、特に、ゲ
ートと他の端子間にある入力容量が応答遅れの原
因となつている点に着目している。 この場合、電界効果トランジスタを１個用いる
場合は、ゲート回路の抵抗を限りなく小さくする
することにより発振の心配もなく高速スイツチン
グさせることが可能である。しかし、複数個の電
界効果トランジスタを並列接続した回路において
ゲート抵抗を小さくすると、トランジスタ間の相
互干渉により必ず発振を起こすようになる。この
発振防止対策として逆にゲート抵抗を大きくして
いくのが最も効果的であることが実験により判明
した。しかし、あまり大きい抵抗にすると発振は
生じない出力特性になまりを生じ応答性も悪くな
る結果となる。
【0011】 本考案は複数個の電界効果トランジス
タ５のゲート電圧を変化させることにより、出力
パルス電流の高速性を損なうことなく出力電流を
制御することができるもので、前述のように、本
考案では発振を生じさせない限界にゲート抵抗６
をまず決定し、その後所望の出力特性が得られる
ように抵抗９の値を決定しており、さらに本考案
の効果である高速スイツチング応答性と発振の防
止を顕著ならしめるため出力スイツチング素子と
しての電界効果トランジスタ５を図示のように２
個並列接続した構成としている。
タ５のゲート電圧を変化させることにより、出力
パルス電流の高速性を損なうことなく出力電流を
制御することができるもので、前述のように、本
考案では発振を生じさせない限界にゲート抵抗６
をまず決定し、その後所望の出力特性が得られる
ように抵抗９の値を決定しており、さらに本考案
の効果である高速スイツチング応答性と発振の防
止を顕著ならしめるため出力スイツチング素子と
しての電界効果トランジスタ５を図示のように２
個並列接続した構成としている。
【0012】 即ち、本実施例では、高速応答回路１
１において、抵抗６は寄生発振を生じさせないよ
うにするため数百ないし千オームの比較的高抵抗
値の抵抗を用いる。抵抗６の値を小さくすると殆
どの場合に寄生発振を起こす。図示のように、電
界効果トランジスタ５のゲートには他端子との間
に内部静電容量Cioが存在し、この容量Cioと抵抗
６とにより応答性が左右されることになる。即
ち、抵抗６の抵抗値をＲとすると、応答性はｆ＝
１／２πCioＲで定まる値で制限される。
１において、抵抗６は寄生発振を生じさせないよ
うにするため数百ないし千オームの比較的高抵抗
値の抵抗を用いる。抵抗６の値を小さくすると殆
どの場合に寄生発振を起こす。図示のように、電
界効果トランジスタ５のゲートには他端子との間
に内部静電容量Cioが存在し、この容量Cioと抵抗
６とにより応答性が左右されることになる。即
ち、抵抗６の抵抗値をＲとすると、応答性はｆ＝
１／２πCioＲで定まる値で制限される。
【0013】 一方、抵抗９は、前述のように、低抵
抗値であり、抵抗６に互いに逆方向に並列接続さ
れた２個のダイオード７及び８が並列接続された
回路に抵抗９を直列接続することにより応答速度
を大幅に高め、同時に寄生発振の原因である帰還
電圧をダイオード７及び８により吸収することに
よつて、寄生発振を防止するようにしている。こ
の場合、抵抗９の抵抗値を約50オームにするとオ
ンタイムが0.1ないし0.2μsのパルスが容易に得ら
れる。また、パルスの立上がり又は立下がりのい
ずれかのみの高速応答性を必要とする場合にはダ
イオード７又は８の内一方を省略することができ
る。
抗値であり、抵抗６に互いに逆方向に並列接続さ
れた２個のダイオード７及び８が並列接続された
回路に抵抗９を直列接続することにより応答速度
を大幅に高め、同時に寄生発振の原因である帰還
電圧をダイオード７及び８により吸収することに
よつて、寄生発振を防止するようにしている。こ
の場合、抵抗９の抵抗値を約50オームにするとオ
ンタイムが0.1ないし0.2μsのパルスが容易に得ら
れる。また、パルスの立上がり又は立下がりのい
ずれかのみの高速応答性を必要とする場合にはダ
イオード７又は８の内一方を省略することができ
る。
【0014】
【考案の効果】 以上説明したように、本考案に
よれば、複数個の並列接続された電界効果トラン
ジスタを電源と加工電極間に直列に接続し、これ
らの電界効果トランジスタのゲート電圧を調整し
て不飽和領域で使用するようにしたので、放電加
工パルスの高速スイツチング応答性を向上させる
ことができ、かつ寄生発振を顕著に防止すること
ができる。
よれば、複数個の並列接続された電界効果トラン
ジスタを電源と加工電極間に直列に接続し、これ
らの電界効果トランジスタのゲート電圧を調整し
て不飽和領域で使用するようにしたので、放電加
工パルスの高速スイツチング応答性を向上させる
ことができ、かつ寄生発振を顕著に防止すること
ができる。
【図１】 本考案に係る放電加工用パルス電源装
置の一実施例回路図である。
置の一実施例回路図である。
１……パルス電源回路
２……加工電極
３……被加工物
４……加工用直流電源
５……電界効果トランジスタ
６，９……抵抗
７，８……ダイオード
１０……パルス発生器
１１……高速応答回路。
Claims (1)
- 【請求項１】 放電加工用パルス電源装置であつ
て、 加工用直流電源４、 該直流電源４と加工電極２との間に直列に接続
され、複数の電界効果トランジスタ５を並列接続
してなる出力用スイツチング手段、 該各電界効果トランジスタのゲートに信号を供
給するためのパルス発生器１０、及び、 該各々の電界効果トランジスタ５のゲートと該
パルス発生器１０の１つの出力端子との間に接続
され、互いに逆方向に並列接続された該２個のダ
イオード７，８とこれに並列接続された高抵抗値
を有する抵抗６とからなる回路と、この回路に直
列接続された低抵抗値を有する抵抗９からなる高
速応答回路１１を具備する放電加工用パルス電源
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5428591U JPH0524415Y2 (ja) | 1991-07-12 | 1991-07-12 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5428591U JPH0524415Y2 (ja) | 1991-07-12 | 1991-07-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0489623U JPH0489623U (ja) | 1992-08-05 |
| JPH0524415Y2 true JPH0524415Y2 (ja) | 1993-06-22 |
Family
ID=31788298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5428591U Expired - Lifetime JPH0524415Y2 (ja) | 1991-07-12 | 1991-07-12 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0524415Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020167612A (ja) * | 2019-03-29 | 2020-10-08 | 住友電装株式会社 | 給電制御装置 |
-
1991
- 1991-07-12 JP JP5428591U patent/JPH0524415Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0489623U (ja) | 1992-08-05 |
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