JPH0351093B2 - - Google Patents
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- Publication number
- JPH0351093B2 JPH0351093B2 JP58177252A JP17725283A JPH0351093B2 JP H0351093 B2 JPH0351093 B2 JP H0351093B2 JP 58177252 A JP58177252 A JP 58177252A JP 17725283 A JP17725283 A JP 17725283A JP H0351093 B2 JPH0351093 B2 JP H0351093B2
- Authority
- JP
- Japan
- Prior art keywords
- polyimide
- etching
- film
- ultraviolet light
- polyimide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
- H10P50/28—Dry etching; Plasma etching; Reactive-ion etching of insulating materials
- H10P50/286—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of organic materials
- H10P50/287—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of organic materials by chemical means
Landscapes
- Drying Of Semiconductors (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はポリイミド膜で絶縁層を形成した半導
体デバイスに係り特にポリイミド膜のパターン形
成方法に関する。
体デバイスに係り特にポリイミド膜のパターン形
成方法に関する。
(b) 技術の背景
プラスチツク封入のデバイスやビームリード構
造など従来のハーメチツクシールとは異なつた実
装方式が多用されるようになると外部からの汚染
例えば重金属イオンの影響を受け易くなる。一般
的絶縁保護膜として配線材にアルミニウムを用い
た半導体素子上にシリコン酸化膜（SiO2）を成
長させる場合、クラツクの関係で膜厚1μ以下に
しなければならない。一方りん（Ｐ）をドープし
たりんシリケートガラス（PSG）は熱膨張係数
がアルミニウムとマツチングしている為、膜厚を
十分とることができる反面りんの濃度が高い
PSG膜は吸湿性になる欠点がある。
造など従来のハーメチツクシールとは異なつた実
装方式が多用されるようになると外部からの汚染
例えば重金属イオンの影響を受け易くなる。一般
的絶縁保護膜として配線材にアルミニウムを用い
た半導体素子上にシリコン酸化膜（SiO2）を成
長させる場合、クラツクの関係で膜厚1μ以下に
しなければならない。一方りん（Ｐ）をドープし
たりんシリケートガラス（PSG）は熱膨張係数
がアルミニウムとマツチングしている為、膜厚を
十分とることができる反面りんの濃度が高い
PSG膜は吸湿性になる欠点がある。
プラズマデポツシヨンによるシリコン窒化膜
（Si3N4）は450℃前後で成長でき、成長した
Si3N4膜は外部汚染に対して安定性のある素子形
成ができる反面、酸化膜との二重層を形成するこ
とによる界面上の不安定性があり、また加工処理
（主にエツチング処理）が容易でない。低温CVD
以外に熱硬化性合成樹脂のポリイミド樹脂を半導
体素子に塗布して硬化させる絶縁膜形成方法は高
絶縁性及び外部汚染（重金属イオン）を阻止する
防壁としての有利性、加工性が容易である等の利
点により注目されつゝある。
（Si3N4）は450℃前後で成長でき、成長した
Si3N4膜は外部汚染に対して安定性のある素子形
成ができる反面、酸化膜との二重層を形成するこ
とによる界面上の不安定性があり、また加工処理
（主にエツチング処理）が容易でない。低温CVD
以外に熱硬化性合成樹脂のポリイミド樹脂を半導
体素子に塗布して硬化させる絶縁膜形成方法は高
絶縁性及び外部汚染（重金属イオン）を阻止する
防壁としての有利性、加工性が容易である等の利
点により注目されつゝある。
(c) 従来技術と問題点
ポリイミド樹脂を絶縁膜とした半導体デバイス
を形成する従来例を多結晶シリコンをゲート電極
とし、コンタクトホールにアルミニウム配線層を
形成するMOS型デバイスを例にとり説明する。
を形成する従来例を多結晶シリコンをゲート電極
とし、コンタクトホールにアルミニウム配線層を
形成するMOS型デバイスを例にとり説明する。
第１図は従来のｎチヤンネル型シリコンゲート
構造のMOSトランジスタを示す工程図である。
構造のMOSトランジスタを示す工程図である。
ａ図においてＰ型シリコン基板１に酸化膜
（SiO2）２を埋込形成しドライ熱酸化法によりゲ
ート酸化膜３を形成し次いでゲート電極形成用の
多結晶シリコン４をCVD法によりゲート酸化膜
３上に成長させる。次いでｂに示すようにゲート
電極５を残して多結晶シリコン４及びゲート酸化
膜３をエツチング除去する。
（SiO2）２を埋込形成しドライ熱酸化法によりゲ
ート酸化膜３を形成し次いでゲート電極形成用の
多結晶シリコン４をCVD法によりゲート酸化膜
３上に成長させる。次いでｂに示すようにゲート
電極５を残して多結晶シリコン４及びゲート酸化
膜３をエツチング除去する。
このゲート電極５をマスクとしてイオン打込に
よりりん（Ｐ）又はひ素（As）が不純物として
ドープされソース、ドレイン領域６，７をなすｎ
型拡散層を形成する。次いでポリイミド樹脂をス
ピンコート法等で塗布し熱硬化させて図のような
ポリイミド絶縁膜８を形成し、この絶縁膜上にフ
オトレジスト膜９を塗布し露光によりマスク上の
画像をフオトレジスト膜９上に転写する。不必要
のレジスト膜９を除去してｃに示すようなレジス
トパターン１０が得られる。次いでソースドレイ
ン領域６，７に電極取り出し用の窓開き処理す
る。この場合微細のコンタクトホールを形成する
ため垂直に近いサイドエツチングの小さい異方性
エツチングをリアクテイブイオンエツチング装着
（RIE）等で行なう。このマスク用としてレジス
トパターン１０を介してエツチング処理される。
次いでｄに示すようにパターン形成したポリイミ
ド絶縁膜８上にアルミニウム配線層１１をスパツ
タ法により形成しパターニングしコンタクト電極
１３，１４が形成される。ｅに示すように更にポ
リイミド樹脂を保護膜として塗布しコーテイング
する。このようにポリイミド樹脂を絶縁膜１２と
したMOS半導体デバイスが得られる。本発明者
はポリイミド樹脂に遠紫外光（波長2000〜3000
Å）を照射することによつて照射域におけるプラ
ズマエツチングの灰化レートを高め得ることに着
目し前述した電極窓形成時のプラズマエツチング
に適応させマスクレスによる簡素化を計つた形成
法を開発するものである。
よりりん（Ｐ）又はひ素（As）が不純物として
ドープされソース、ドレイン領域６，７をなすｎ
型拡散層を形成する。次いでポリイミド樹脂をス
ピンコート法等で塗布し熱硬化させて図のような
ポリイミド絶縁膜８を形成し、この絶縁膜上にフ
オトレジスト膜９を塗布し露光によりマスク上の
画像をフオトレジスト膜９上に転写する。不必要
のレジスト膜９を除去してｃに示すようなレジス
トパターン１０が得られる。次いでソースドレイ
ン領域６，７に電極取り出し用の窓開き処理す
る。この場合微細のコンタクトホールを形成する
ため垂直に近いサイドエツチングの小さい異方性
エツチングをリアクテイブイオンエツチング装着
（RIE）等で行なう。このマスク用としてレジス
トパターン１０を介してエツチング処理される。
次いでｄに示すようにパターン形成したポリイミ
ド絶縁膜８上にアルミニウム配線層１１をスパツ
タ法により形成しパターニングしコンタクト電極
１３，１４が形成される。ｅに示すように更にポ
リイミド樹脂を保護膜として塗布しコーテイング
する。このようにポリイミド樹脂を絶縁膜１２と
したMOS半導体デバイスが得られる。本発明者
はポリイミド樹脂に遠紫外光（波長2000〜3000
Å）を照射することによつて照射域におけるプラ
ズマエツチングの灰化レートを高め得ることに着
目し前述した電極窓形成時のプラズマエツチング
に適応させマスクレスによる簡素化を計つた形成
法を開発するものである。
(d) 発明の目的
本発明は上記の点に鑑みマスク上のパターンを
ポリイミド絶縁膜上に遠紫外光を用いてパターン
転写する直接露光手段により、半導体プロセスの
簡素化を計ることを目的とする。
ポリイミド絶縁膜上に遠紫外光を用いてパターン
転写する直接露光手段により、半導体プロセスの
簡素化を計ることを目的とする。
(e) 発明の構成
上記目的は本発明によれば層間絶縁層をなすポ
リイミド膜のパターン形成において、転写すべき
パターンを備えたフオトマスクを介して該ポリイ
ミド膜上に遠紫外光を照射して該ポリイミド膜の
後記のエツチングに対するエツチングレートを遠
紫外光露光部分のみ選択的に高める露光工程と、
その後異方性ドライエツチング法により該ポリイ
ミド膜の遠紫外光露光部分を選択的に除去するエ
ツチング工程とを含むことによつて達せられる。
リイミド膜のパターン形成において、転写すべき
パターンを備えたフオトマスクを介して該ポリイ
ミド膜上に遠紫外光を照射して該ポリイミド膜の
後記のエツチングに対するエツチングレートを遠
紫外光露光部分のみ選択的に高める露光工程と、
その後異方性ドライエツチング法により該ポリイ
ミド膜の遠紫外光露光部分を選択的に除去するエ
ツチング工程とを含むことによつて達せられる。
(f) 発明の実施例
以下本発明の実施例を図面により詳述する。第
２図は本発明の一実施例であるポリイミド絶縁膜
に施すパターン形成を示す図でありイは遠紫外光
によりマスクパターンを転写する断面図、ロは
RIEによりエツチング処理した半導体デバイスの
断面図である。
２図は本発明の一実施例であるポリイミド絶縁膜
に施すパターン形成を示す図でありイは遠紫外光
によりマスクパターンを転写する断面図、ロは
RIEによりエツチング処理した半導体デバイスの
断面図である。
イに於いて例えば基板２１と転写パターンを描
画したハードマスク２２とを密着させコンタクト
露光法により転写させる場合、図のように基板２
１のポリイミド絶縁膜２３上にハードマスク２２
を重ね合せて密着する。通常ハードマスク２２は
短波長の遠紫外光に優れた透過性を示す合成石英
が適し遮光材としてはクローム（Cr）、酸化クロ
ーム（CrO2）等のクロームブランクスが用いら
れる。ハードマスク２２の背面より遠紫外光２４
を照射することにより斜線で示すハードマスク透
過部２２ａよりポリイミド絶縁膜２３のコンタク
ト領域に遠紫外光が照射されることになり、この
部のプラズマエツチングに際し灰化レートを高め
る。これは三次元架橋の高分子を構成するポリイ
ミド樹脂の架橋が遠紫外光の光エネルギーによつ
て破壊された低分子化しプラズマ中に曝すことに
よつて分解、灰化が促進されるものと考えられ
る。
画したハードマスク２２とを密着させコンタクト
露光法により転写させる場合、図のように基板２
１のポリイミド絶縁膜２３上にハードマスク２２
を重ね合せて密着する。通常ハードマスク２２は
短波長の遠紫外光に優れた透過性を示す合成石英
が適し遮光材としてはクローム（Cr）、酸化クロ
ーム（CrO2）等のクロームブランクスが用いら
れる。ハードマスク２２の背面より遠紫外光２４
を照射することにより斜線で示すハードマスク透
過部２２ａよりポリイミド絶縁膜２３のコンタク
ト領域に遠紫外光が照射されることになり、この
部のプラズマエツチングに際し灰化レートを高め
る。これは三次元架橋の高分子を構成するポリイ
ミド樹脂の架橋が遠紫外光の光エネルギーによつ
て破壊された低分子化しプラズマ中に曝すことに
よつて分解、灰化が促進されるものと考えられ
る。
これによりポリイミド絶縁膜２３上には灰化レ
ートの差を持つたパターンが転写されることにな
り全面プラズマエツチングによりパターン形成す
ることによりロに示すように灰化レートの差異に
より受光した部分のエツチングレートが高く遮光
した部分のエツチングレートが低く図のようなパ
ターン形成が得られる。エツチングレート比によ
り塗布するポリイミドの膜厚を予じめ求めること
により所望の絶縁層が得られる。この絶縁層上に
アルミニウム配線を形成し更にポリイミド絶縁層
で被覆することにより外部からの汚染を阻止する
安定した半導体デバイスが得られる。
ートの差を持つたパターンが転写されることにな
り全面プラズマエツチングによりパターン形成す
ることによりロに示すように灰化レートの差異に
より受光した部分のエツチングレートが高く遮光
した部分のエツチングレートが低く図のようなパ
ターン形成が得られる。エツチングレート比によ
り塗布するポリイミドの膜厚を予じめ求めること
により所望の絶縁層が得られる。この絶縁層上に
アルミニウム配線を形成し更にポリイミド絶縁層
で被覆することにより外部からの汚染を阻止する
安定した半導体デバイスが得られる。
光の回折、干渉現象等により転写パターンが
1μ以下の微細パターン形成には長波長の紫外光
では困難であり、短波長（2000〜3000Å）の遠紫
外露光は有効である。またポリイミド樹脂は硬化
時の加熱温度により灰化レートを制御できるとさ
れているが同一ポリイミド膜上に遠紫外光の照射
の有無により灰化レート大小の領域を選択的に形
成できる点で遠紫外光露光は有用である。
1μ以下の微細パターン形成には長波長の紫外光
では困難であり、短波長（2000〜3000Å）の遠紫
外露光は有効である。またポリイミド樹脂は硬化
時の加熱温度により灰化レートを制御できるとさ
れているが同一ポリイミド膜上に遠紫外光の照射
の有無により灰化レート大小の領域を選択的に形
成できる点で遠紫外光露光は有用である。
本実施例ではMOSデバイスを例にとつて説明
したが配線層を積層した多層構造の層間絶縁膜に
ポリイミドを用いるデバイス構造特にゲートアレ
イ構造の層間絶縁膜の形成に有効であり、フオト
レジスト膜塗布を省略した工程削減効果の他に垂
直でサイドエツチングの小さい異方性エツチング
を行なうために微細加工が可能となり寸法制御が
容易である等の利点がある。
したが配線層を積層した多層構造の層間絶縁膜に
ポリイミドを用いるデバイス構造特にゲートアレ
イ構造の層間絶縁膜の形成に有効であり、フオト
レジスト膜塗布を省略した工程削減効果の他に垂
直でサイドエツチングの小さい異方性エツチング
を行なうために微細加工が可能となり寸法制御が
容易である等の利点がある。
(g) 発明の効果
以上詳細に説明したように本発明に示すポリイ
ミド絶縁膜のパターン形成により製造プロセスの
簡素化及び微細加工が可能でありしかも外部汚染
を阻止する安低した半導体デバイスが得られる。
ミド絶縁膜のパターン形成により製造プロセスの
簡素化及び微細加工が可能でありしかも外部汚染
を阻止する安低した半導体デバイスが得られる。
第１図は従来のｎチヤネル型シリコンゲート構
造のMOSトランジスタを示す工程図、第２図は
本発明の一実施例であるポリイミド絶縁膜に施す
パターン形成を示す図でありイは遠紫外光により
マスクパターンを転写する断面図、ロはRIEによ
りエツチング処理した半導体デバイスの断面図で
ある。 図中１，２１……半導体基板、２……酸化膜、
３……ゲート酸化膜、４……多結晶シリコン、
５，６……ソースドレイン領域、８，１２，２３
……ポリイミド絶縁膜、９……フオトレジスト
膜、１０……レジストパターン、１１……アルミ
ニウム配線層、１３，１４……コンタクト電極、
２２……ハードマスク、２４……遠紫外光。
造のMOSトランジスタを示す工程図、第２図は
本発明の一実施例であるポリイミド絶縁膜に施す
パターン形成を示す図でありイは遠紫外光により
マスクパターンを転写する断面図、ロはRIEによ
りエツチング処理した半導体デバイスの断面図で
ある。 図中１，２１……半導体基板、２……酸化膜、
３……ゲート酸化膜、４……多結晶シリコン、
５，６……ソースドレイン領域、８，１２，２３
……ポリイミド絶縁膜、９……フオトレジスト
膜、１０……レジストパターン、１１……アルミ
ニウム配線層、１３，１４……コンタクト電極、
２２……ハードマスク、２４……遠紫外光。
Claims (1)
- １ 層間絶縁層をなすポリイミド膜のパターン形
成において、転写すべきパターンを備えたマスク
を介して選択的に該ポリイミド膜に遠紫外光を照
射して該ポリイミド膜の遠紫外光露光部分のドラ
イエツチングに対するエツチングレートを選択的
に高める露光工程と、その後ドライエツチング法
により該ポリイミド膜の該遠紫外光露光部分を選
択的に除去するエツチング工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177252A JPS6068618A (ja) | 1983-09-26 | 1983-09-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177252A JPS6068618A (ja) | 1983-09-26 | 1983-09-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6068618A JPS6068618A (ja) | 1985-04-19 |
| JPH0351093B2 true JPH0351093B2 (ja) | 1991-08-05 |
Family
ID=16027819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58177252A Granted JPS6068618A (ja) | 1983-09-26 | 1983-09-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6068618A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0108189B1 (en) * | 1982-10-07 | 1988-06-01 | International Business Machines Corporation | A method for etching polyimides |
-
1983
- 1983-09-26 JP JP58177252A patent/JPS6068618A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6068618A (ja) | 1985-04-19 |
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