JPH03296247A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH03296247A
JPH03296247A JP2098949A JP9894990A JPH03296247A JP H03296247 A JPH03296247 A JP H03296247A JP 2098949 A JP2098949 A JP 2098949A JP 9894990 A JP9894990 A JP 9894990A JP H03296247 A JPH03296247 A JP H03296247A
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film
isolation insulating
insulating layer
layer
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Toshinori Morihara
森原　敏則
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置およびその製造方法に関し、特に
、良好な素子特性を得るための素子分離構造を有する半
導体装置と、その素子分離構造を効率よく形成するため
の半導体装置の製造方法に関するものである。
［従来の技術］ 以下、従来の半導体装置の素子分離構造およびその製造
方法の一例を、第６Ａ図ないし第６Ｄ図に基づいて説明
する。これらの図は、フィールドシールド部によって素
子分離された活性領域にＭＯＳ　（Ｍｅｔａｌ　　０ｘ
ｉｄｅ　　Ｓｅｍ１ｃｏｎｃｌｕｃｔｏｒ）型ＬＤＤ　
（Ｌｉｇｔｌｙ　　ＤＯＴ）ｅｄ　　Ｄｒａｉｎ）構造
トランジスタを形成した半導体装置の製造工程を順次水
している。
この従来例においては、まずｐ型の半導体基板１表面の
全領域に、熱酸化法などにより、約２００への５ｉ０２
膜２を形成し、その上に、減圧ＣＶＤ法などにより約２
００ＯＡの多結晶シリコン層３を形成する。その後さら
に、多結晶シリコン層３表面の全域に、ＣＶＤ法などに
よって約２０００へのＳ　ｉ　０２膜４を堆積させる（
第６Ａ図）。
次に、写真製版技術とエツチングにより、５ｉ０２膜４
．多結晶シリコン層３および５ｉ０２膜２を順次選択的
にエツチングして、フィールドシールド部５を形成する
。その後、半導体基板１上全面に、ＣＶＤ法などにより
約２００ＯＡの８１０゜膜を堆積させ、異方性エツチン
グによって、フィールドシールド部５の側壁にサイドウ
オールスペーサ６を形成する。これと同時に、フィール
ドシールド部５以外の半導体基板１表面を露出させる（
第６Ｂ図）。
次に、半導体基板１表面全面に、約２００への５ｉ０２
膜７と、約２００ＯＡの多結晶シリコン層８と、約２０
００Ａの５ｉ０２膜９を順次形成する。その後、写真製
版とエツチングにより、５ｉ０２膜９．多結晶シリコン
層８および５ｉ０２膜７を順次選択的にエツチングして
、ゲート部１０を形成する。次に、半導体基板１上全領
域に、リンや砒素などのｎ型不純物イオンを照射するこ
とによって、ゲート部１０をマスクとして低濃度ｎ型拡
散層１１が形成される（第６Ｃ図）。
次に、半導体基板１上全面にＳ　ｉ　０２膜を約２００
０Ａ堆積させ、異方性エツチングを施すことによって、
ゲート部１０の側壁にサイドウオールスペーサ１２を形
成する。その後、半導体基板１上全域に、リンや砒素な
どのｎ型不純物イオンを照射し、ゲート部１０とサイド
ウオールスペーサ１２をマスクとして、高濃度ｎ型拡散
層１３が形成される（第６Ｄ図）。
以上の工程により形成された低濃度ｎ型拡散層１１およ
び高濃度ｎ型拡散層１３はソース／ドレイン領域となり
、ＭＯ８型ＬＤＤ構造の電界効果トランジスタが形成さ
れることになる。
［発明が解決しようとする課題］ しかしながら、上記従来の半導体装置およびその製造方
法には、次のような問題点があった。
まず第１の問題点は、フィールドシールド部５と、活性
領域の半導体基板表面との間に段差かあるために、ゲー
ト部１０を形成する工程において、いわゆるデフォーカ
スが生じることである。このデフォーカスは、第７Ａ図
に示すように、段差に応じて、ゲート部１０をエツチン
グ形成するためのマスクとなるレジスト膜１６の厚さが
変化することに起因して生じる。すなわち、ゲート部１
０となる部分の上では、フィールドシールド部５の上に
比べてレジスト膜１６の厚さが大きいため、レジスト膜
１６がその写真製版時に、第７Ａ図に破線で示すような
形状に残る。その結果ゲート部１０の幅の設計値として
、レジスト膜１６の表面上においてパターニングされた
寸法ａに比べて、実際に形成されるゲート部１０の幅す
が大きくなってしまう。
このようなデフォーカスの現象と、解像度Ｒ。
フォーカスマージンＤＦ、写真製版の光学系の開口数Ｎ
Ａなどの関係を以下に説明する。
写真製版に用いる照射光の波長をλとすると、解像度Ｒ
，フォーカスマージンＤＦ、および開口数ＮＡの間には
、次の関係式が成立つことが知られている。
Ｒ＝０．．６λ／ＮＡ・・・・・・（１）ＤＦ＝１．３
９Ｒ２／λ・・・・・・（２）λが２４８ｎｍ（ＫｒＦ
レーザ）、３６５ｎｍ（ｉ線）、４３６ｎｍ　（ｇ線）
の３通りの場合について、横軸に解像度Ｒ２縦軸にフォ
ーカスマージンＤＦをとって、開口数ＮＡを変化させて
プロットしたグラフを、第７Ｂ図に示している。なお、
解像度Ｒは、第７Ｃ図に示すように、被エツチング部２
１上でのレジスト膜２２ａ、２２ｂの間隔をμｍ単位で
表わす。また開口数ＮＡは、光学系の明るさや分解能を
表わす量の１つで、第７Ｄ図を参照して、屈折率ｎの媒
質中にある光軸上の物点２３が入射ひとみ２４の半径に
対して張る角θの正弦と、その媒質の屈折率ｎの積（ｎ
−ｓｉｎθ）で定義される。またフォーカスマージンＤ
Ｆは、デフォーカスが生じない、すなわち、第７Ｅ図に
示すレジスト膜２５の上段の幅ａと被エツチング物２６
表面上での幅すとがほぼ等しくなるための、レジスト膜
２５の最大長さしを規定するものであって、Ｌ／２〈Ｄ
Ｆの範囲において、ａがｂにほぼ等しくなるような値を
表わしている。第７Ａ図に示すように、下地段差ΔＬの
ために、レジスト膜１６の厚さがフィールドシールド部
５の上方（厚さＬ＋）で上記不等式を満たしたとしても
、ゲート部１０の上方（厚さＬ２）では上記不等式を満
たさずにデフォーカスが生じるという現象が起こる。ま
た、下地段差ΔＬがＤＦの２倍より大きければ、ゲート
部１０上では必ずデフォーカスが生じてしまう。
このように、活性領域における素子形成パターンにデフ
ォーカスが生じると、レジスト膜の写真製版における露
光パターンの寸法と実際に形成される素子の寸法が異な
るという現象が生じ、設計どおりの素子特性が得られな
いという問題がある。
下地段差ΔＬが生じることによる第２の問題点は、ゲー
ト部１０を形成するためのエツチング工程においてフィ
ールドシールド部５の側壁に異物が残り、この異物によ
って不都合な現象が生じるということである。
この異物が残る現象について、第８Ａ図ないし第８Ｃ図
に基づいて説明する。下地段差ΔＬがある場合には、第
８Ａ図とそのＡ−Ａ断面図である第８Ｂ図に示すように
、フィールドシールド部５の側壁の下部に、主として多
結晶シリコンからなる異物２７が沈着し、たとえば隣合
うゲート部１０間や、他の導電配線層間において短絡が
生じるなどの不都合な現象が起こることになる。
この異物２７の付着の原因は、第８Ａ図のＢＢ断面図で
ある第８Ｃ図によって次のように説明される。ゲート部
１０を形成するためのエツチング工程において、まず５
ｉ０２膜９がエツチングされるが、このとき、フィール
ドシールド部５の近傍で段差が急峻であるために、多結
晶シリコン層８の表面にエツチングガスの成分がデポジ
ションを起こし、デポジション膜２８が堆積されてしま
う。このデポジション膜２８がマスクとして作用し、そ
の直下のエツチングの進行が妨げられて、ゲート部１０
の形成が終了した時点において、フィールドシールド部
５の側壁の下部に、主として多結晶シリコンからなる異
物２７が付着する。
以上のべた各問題点は、活性領域をフィールドシールド
によって分離絶縁する場合に限らず、たとえばＬＯＣＯ
８法によって素子分離絶縁層を形成した場合にも、はぼ
同様に生じる現象である。
本発明は上記従来の問題点に鑑み、写真製版時のデフォ
ーカスの発生や、素子分離絶縁層の側壁の下部への異物
の付着のない半導体装置、およびその製造方法を提供す
ることを目的とする。
［課題を解決するための手段］ 本発明の半導体装置は、半導体基板の主面上において、
活性領域を包囲して全周にわたって略均一な高さで形成
され、この活性領域を他と分離絶縁する素子分離絶縁層
と、半導体基板の表面上の、素子分離絶縁層で包囲され
た活性領域全域に、素子分離絶縁層と段差が生じないよ
うに、素子分離絶縁層と略同一の高さで平坦に形成され
た半導体層とを備え、この半導体層の表面を素子形成領
域としたものである。
また本発明の半導体装置の製造方法は、半導体基板の主
面上の所定位置に、活性領域を包囲して他と分離絶縁す
る素子分離絶縁層を選択的にパタニング形成する工程と
、素子分離絶縁層を形成した後に、半導体基板の主面上
全域に半導体層を形成する工程と、半導体層表面全域に
レジスト膜を略平坦になるように塗布する工程と、半導
体層とレジスト膜を略同一の選択比でエツチングするこ
とにより、素子分離絶縁層を全周にわたって露出させる
とともに、半導体層を素子分離絶縁層と段差が生じない
高さで平坦化する工程と、半導体層表面に素子を形成す
る工程とを備えたものてあ０ る。
［作用］ 本発明の半導体装置によれば、素子分離絶縁層と段差の
ない平坦な半導体層上に素子形成領域を設けたことによ
り、素子をエツチング形成するためのレジスト膜を均一
な厚さで形成することができるため、そのレジスト膜を
写真製版する際のデフォーカスが抑制される。また、素
子分離絶縁層と素子形成領域の境界に急峻な斜面が生じ
ないため、エツチング工程における異物の付着による不
都合な現象を防止することができる。
また、本発明の半導体装置の製造方法によれば、半導体
層上にレジスト膜を平坦に塗布し、このレジスト膜と半
導体層とを同一の選択比でエツチングすることにより、
素子分離絶縁層と段差のない平坦な半導体層を容易に形
成することができる。
［実施例］ 以下本発明の一実施例を、図面を参照しながら説明する
。
第１図は、本実施例において製造された半導体１ 装置の断面構成を、模式的に示している。同図に示す半
導体装置は、ｐ型の半導体基板１上において、Ｓ　ｉ　
０２膜２．不純物をドープした多結晶シリコン層３およ
び５ｉ０２膜４によってフィールドシールド部５が形成
され、このフィールドシールド部５の側壁にはサイドウ
オールスペーサ６が形成されている。フィールドシール
ド部５とサイドウオールスペーサ６は、素子を形成する
活性領域を包囲して他の活性領域と分離絶縁する素子分
離絶縁層を構成する。
この素子分離絶縁層で包囲された領域の半導体基板１表
面上には、半導体層としてのシリコンエピタキシャル膜
１４が、フィールドシールド部５と略同一の高さで平坦
に形成されている。シリコンエピタキシャル膜１４表面
には、ＳｉＯ２膜７゜不純物をドープした多結晶シリコ
ン層８および５ｉ０２膜９からなるゲート部１０が設け
られ、その側壁にはサイドウオールスペーサ１２が形成
されている。また、ゲート部１０の側壁の直下近傍から
外側にかけて、低濃度ｎ型拡散層１１と高濃２ 度ｎ型拡散層１３が形成されており、これらはＭＯ８型
ＬＤＤ構造のソース／ドレイン領域を構成する。
次に、以上のように構成されたＭＯ８型ＬＤＤ構造トラ
ンジスタの製造方法を説明する。本実施例の製造方法に
おいては、まず、ｐ型半導体基板１表面の全領域に、熱
酸化法などにより、約２００Ａの５ｉ０２膜２を形成し
、その上に、減圧ＣＶＤ法などにより、約２０００への
多結晶シリコン層３を形成する。その後さらに、多結晶
シリコン層３表面の全域に、ＣＶＤ法などによって約２
０００への５ｉ０２膜４を堆積させる（第２Ａ図）。
次に、写真製版技術とエツチングにより、５ｉ０２膜４
．多結晶シリコン層３および５ｉＯ９膜２を順次選択的
にエツチングして、フィールドシールド部５を形成する
。その後、半導体基板１上全面に、ＣＶＤ法などにより
約２０００ＡのＳｉＯ□膜を堆積させ、異方性エツチン
グによって、フィールドシールド部５の側壁面にサイド
ウオールスペーサ６を形成する。これと同時に、フィー
３ ルドシールド部５以外の半導体基板１表面を露出させる
（第２Ｂ図）。
以上の工程は、上記従来の製造方法の場合と同様である
。パ 本実施例では、次に、フィールドシールド部５で囲まれ
た活性領域の、半導体基板１の表面に、シリコンエピタ
キシャル膜１４を形成する。このシリコンエピタキシャ
ル膜１．４の形成には、ＣＶＤ法の一種である気相エピ
タキシャル成長法（■ＰＥ：Ｖａｐｏｒ　　Ｐｈａｓｅ
　　Ｅｐｉｔａｘｙ）を用いる。シリコン単結晶のＶＰ
Ｅによる形成においては、まずシリコン単結晶からなる
半導体基板１を約１２００℃に加熱し、ＨＣＩガスによ
って表面の研摩（気相エツチング）を行なう。次に原料
気体であるＳ　ｉ　Ｃ１４とＨ２を反応管中に導入する
。Ｓｉが析出する反応は、 Ｓ　ｉ　Ｃ１４＋２Ｈ２：Ｓ　ｉ　＋４ＨＣ１である。
この反応は化学反応で、Ｓ　ｉ　Ｃ１４とＨ２の濃度の
比などが適当な条件を満足するとき、Ｓｉ単結晶がエピ
タキシャル成長する。
４ シリコンエピタキシャル膜１４に不純物をドーピングす
る必要がある場合には、反応管中にＰＨ３（ｎ型用）あ
るいはＢ２Ｈ６（ｐ型用）を導入すればよい。
シリコンエピタキシャル膜１４を形成した後、その表面
全域に、レジスト膜１５を塗布する。レジスト膜１５の
塗布に際しては、その表面が平坦になるように、たとえ
ばスピナーによって半導体基板１を高速で回転させる。
第２Ｃ図に、シリコンエピタキシャル膜１４上にレジス
ト膜を平坦に形成した状態を示す。
次に、半導体基板１上の全域において第２Ｄ図に示す状
態、すなわち、シリコンエピタキシャル膜１４表面とフ
ィールドシールド部５の上部が平坦で、かつほぼ同一面
上になるようにエツチングを行なう。このエツチング工
程は、シリコンエピタキシャル膜１４とレジスト膜１５
が同一の選択比でエツチングされる条件下で行なう。こ
のようにシリコンエピタキシャル膜１４とレジスト膜１
５が同時の選択比でエツチングされるようにする５ ためには、たとえばエツチングガスとしてＣＦ４などを
用いたスパッタエツチングの場合であれば、低真空中で
イオンを加速する電界をある値以上に高くすればよい。
またレジスト膜１５の材質として、シリコンエピタキシ
ャル膜１４と同じエツチングレートを有するものを用い
ることによっても、活性領域の平坦化を図ることができ
る。
次に、シリコンエピタキシャル膜１４上に、熱酸化法に
よって厚さ約２００へのＳ　ｉ　０２膜７を形成し、そ
の上に、たとえばＣＶＤ法によって、不純物をドープし
た厚さ約２０００人の多結晶シリコン層８を形成する。
さらにその上に、厚さ約２０００Ａの５ｉ０２膜９を形
成した後、写真製版とエツチングによって、５ｉ０２膜
９．多結晶シリコン層８および５ｉ０２膜７を順次選択
的に除去し、ゲート部１０を形成する。その後、リンや
砒素などのｎ型不純物イオンを半導体基板１上全面に照
射し、ゲート部１０をマスクとして、トランジスタのソ
ース／ドレイン領域となる低濃度ｎ型拡散層１１が形成
される（第２Ｅ図）。
６ 次に、半導体基板１上全面に、厚さ約２０００人で５ｉ
０２膜を堆積させ、これに異方性エツチングを施して、
ゲート部１０の側壁にサイドウオールスペーサ１２を形
成する。その後、半導体基板１上全面に、リンや砒素な
どのｎ型不純物イオンを照射し、ゲート部１０とサイド
ウオールスペーサ１２をマスクとして、高濃度ｎ型拡散
層１３を形成する（第２Ｆ図）。
以上の工程により製造された、本実施例におけるＭＯ８
型ＬＤＤ構造電界効果トランジスタによれば、次に示す
効果が得られる。
まず第１に、ゲート部１０をエツチング工程において形
成するためのマスク１６をパターニングする写真製版に
おけるデフォーカスを防止することができる。すなわち
、第３Ａ図に示すように、レジスト膜１６を、Ｌ１／２
〈ＤＦになるような厚さて均一に塗布することができる
ため、レジスト膜１６表面上における露光パターンの幅
ａと、形成されるゲート部１０の幅すとが等しくなるよ
うにすることができる。したがって、露光パター７ ンの設計寸法と、活性領域の表面に形成される実際の素
子の寸法が一致し、設計どおりの素子特性を得ることが
可能になる。
また従来技術の第８Ｂ図に対応する断面は、本実施例に
おいては第３Ｂ図に示すようになり、フィールドシール
ド部５の近傍においても、ゲート部１０は平坦な面上に
形成されている。したがって急峻な傾斜を生じることも
なく、ゲート部１０を形成するためのエツチング工程に
おいて、第８Ｃ図に示したような異物２７の付着現象が
生じることもない。その結果、異物によるゲート部同士
あるいは導電配線同士の短絡などの不都合の発生も防止
される。
さらに、エピタキシャル膜１４の存在により、第３Ｃ図
に示すように、活性領域表面に形成される導電配線のた
めのパッド２９と、フィールドシールド部５のフィール
ド電極３との間隔が保たれるため、両者の間の絶縁特性
も向上する。
以上の実施例は、活性領域の分離絶縁をフィールドシー
ルド部のフィールドシールド電極にバイ８ アス電圧を印加することによって行なう方式について述
べたが、本発明の適用はこれに限られるものではない。
他の素子分離方式である、たとえばいわゆるＬＯＣＯ８
法によって、第４Ａ図に示すように、素子分離絶縁層２
９を形成することによって素子分離絶縁する場合にも、
本発明を適用することができる。この場合にも、上記実
施例の場合と同様に、デフォーカスの解消や異物の付着
現象を防止することができる。また、素子分離絶縁層２
９によって活性領域を分離する場合、素子分離絶縁層２
９の下方にｐ型不純物イオンをドーピングして形成した
、いわゆるｐ＋アイソレーション３０とソース／ドレイ
ン領域３１との間に、シリコンエピタキシャル層１４が
介在することになるため、この間の絶縁がより確実にな
り、リーク電流の減少を図ることも可能になる。
しかしながら、ＬＯＣＯ８法によって形成された素子分
離絶縁層２９の厚みが滑らかに変化しているため、その
上部にアルミニウム配線などを行なうときに断線を生じ
ないという長所がある。し９ かしながらその半面、分離領域の周辺部が活性領域側へ
拡がる部分であるいわゆるバーズビーク３２（第４Ｂ図
参照）の形状の制御が難しい。そのため、素子分離絶縁
層２９の幅Ｗと高さＨの比Ｗ／Ｈが、フィールドシール
ドの場合に比べて大きくなる。そのために、集積度を高
めにくいという問題がある。したがって、集積度を向上
するためにはフィールドシールドの適用は不可欠である
。
また素子分離絶縁層と活性領域との段差の問題は、フィ
ールドシールドによる分離絶縁の場合の方が、ＬＯＣＯ
８法による場合に比べてより顕著であることから、本発
明はフィールドシールドの場合により有効に適用される
ということができる。
なお、上記実施例において、シリコンエピタキシャル層
１４の形成は、ＭＢＥ法によって行なったが、その他の
エピタキシャル成長法、たとえば分子線エピタキシャル
成長法（ＭＢ　Ｅ　：　Ｍｏ　ｌ　ｅｃｕｌａｒ　　Ｂ
ｅａｍ　　Ｅｐｉｔａｘｙ）を用いて成長させることも
できる。このＭＢＥは、真空中で原料物質や不純物を、
それぞれ独立の蒸発源０ から温度を精密に制御しながら蒸発させることによって
、基板上に単結晶状態の薄膜をエピタキシャル成長させ
る技術である。このＭＢＥによるエピタキシャル成長は
、半導体基板として、高速性に優れたＧａＡｓを用いる
場合に特に有用である。
また、上記実施例においては、シリコンエピタキシャル
層１４をまず半導体基板１上全面に堆積させ、さらにレ
ジスト膜１５を平坦に塗布して、それらを同一の選択比
でエツチングすることにより平坦化を行なったが、第５
Ａ図ないし第５Ｃ図に示すように、シリコンエピタキシ
ャル層１４を活性領域に選択的にエピタキシャル成長さ
せることも可能である。この方法においては、シリコン
エピタキシャル膜１４を成長させない領域をレジスト膜
１７で覆い、フィールドシールド部５と同じ高さになる
ように、シリコンエピタキシャル膜１４を平坦に形成す
る（第５Ａ図）。レジスト膜１７を除去した後、半導体
基板１上全面に、５ｉ０２膜７．不純物をドープした多
結晶シリコン層８およびＳｉ○２膜９を順次堆積させた
後（第５１ Ｂ図）、写真製版とエツチングによりゲート部１０を形
成する（第５Ｃ図）。このような選択的エピタキシャル
成長法によれば、シリコンエピタキシャル層１４の平坦
化のためのエツチング工程を省略することができる。し
かしながら、第５Ｃ図に示すように、ゲート部１０を形
成するための材料である５ｉ０２膜７や多結晶シリコン
層８が、フィールドシールド部５の側壁に残存すること
になる。そのため、残存した多結晶シリコン層８による
導電配線間の短絡などという不都合な現象が生じるとい
う問題がある。したがって、シリコンエピタキシャル層
１４の形成には、選択的エピタキシャル成長法よりも、
上記実施例のような平坦化の工程を含む方がより好まし
いと考えられる。
［発明の効果］ 以上述べたように本発明によれば、活性領域の素子が形
成される面と、素子分離絶縁層との間に段差がないため
、素子を形成するためのレジストを写真製版する際のデ
フォーカスの現象や、エツチング時の異物が素子分離絶
縁層の側壁に付着す２ るというような不都合な現象を防止することかできる。
それにより、設計された素子パターンの寸法と、実際に
形成される素子の寸法の誤差が大幅に減少するとともに
、異物による導電配線間の短絡等の不都合な現象を防止
することが可能になる。
その結果良好な特性を有する半導体装置を、歩留りよく
製造することが可能になる。
【図面の簡単な説明】
第１−図は、本発明の一実施例おける半導体装置の構造
を模式的に示す断面図である。 第２Ａ図ないし第２Ｆ図は、本発明の一実施例において
蹴る半導体装置の製造工程を、順次模式的に示す断面図
である。 第３Ａ図ないし第３Ｃ図は、それぞれ本実施例における
効果を説明するための図であり、そのうち第３Ａ図は、
本実施例の半導体装置をそのゲート部１０を横断する断
面で切断した断面図、第３Ｂ図はゲート部１０に略平行
でかつゲート部１０含まない鉛直面で切断した断面図、
第３Ｃ図は、活性領域にパッド２９を形成した場合の断
面図で３ ある。 第４Ａ図は、本発明をＬＯＣＯ３方によって消せした素
子分離絶縁層２９により活性領域を分離絶縁する場合に
適用した半導体装置の断面図、第４Ｂ図はその素子分離
絶縁層２９の拡大断面図である。 第５八図ないし第５Ｃ図は、本発明の他の実施例である
、シリコンエピタキシャル層１４を選択的エピタキシャ
ル成長法により形成する場合の工程を順次示す断面図で
ある。 第６Ａ図ないし第６Ｄ図は、従来の半導体装置の製造工
程を順次模式的に示す断面図である。 第７Ａ図は、従来の半導体装置の製造工程におけるデフ
ォーカスの現象を説明するための断面図、第７Ｂ図は、
レジスト膜の写真製版における解像度Ｒとフォーカスマ
ージンＤＦの関係をグラフに示した図、第７Ｃ図は解像
度Ｒを説明するための図、第７Ｄ図は、開口率ＮＡを説
明するための図、第７Ｅ図は、レジスト膜の断面形状と
デフォーカスの関係を説明するための断面図である。 ４ 第８Ａ図ないし第８Ｃ図は、従来の半導体装置の製造工
程における、フィールドシールド部側壁への異物の付着
の現象を説明するための図であり、そのうち第８Ａ図は
平面図、第８Ｂ図はそのＡＡ断面図、第８Ｃ図はＢ−Ｂ
断面図を示している。 図において、１は半導体基板、５はフィールドシールド
部（素子分離絶縁層）、６はサイドウオールスペーサ、
１０はゲート部、１１は低濃度ｎ型拡散層、１３は高濃
度ｎ型拡散層、１４はシリコンエピタキシャル膜（半導
体層）、１５はレジスト膜である。 なお図中、同一番号を付した部分は、同一または相当の
要素を示す。 第１図 ｎ １：り膜基板 ＋ｏ：　）ｒ”ｈ稗 １４：　’ｙ’）コンエビＺ杉ヤル月蹟（′ｆ＃ネト厚
）５ 第２Ａ図 第 ２Ｂ図 第２Ｃ図 １５： Ｌシスト８於 第２Ｄ図 第 ２Ｆ図 ・第 ２Ｆ図 ］４ １］ ら 第３Ａ図 第３Ｂ図 第３Ｃ図 １０ 第 ４Ａ図 第４Ｂ図 第 ５Ａ図 第５Ｂ図 ８ ＼　　　　　　　　　　／゛ 第 ６Ａ図 第 ６０図 第 ７Ａ図 第 ７Ｂ図 解像度 （μｍ） ★） 第 ７Ｃ図 策７Ｅ図

Claims (2)

    【特許請求の範囲】
  1. （１）半導体基板の主面上において、活性領域を包囲し
    て全周にわたって略均一な高さで形成され、この活性領
    域を他と分離絶縁する素子分離絶縁層と、 前記素子分離絶縁層で包囲された活性領域全域に、前記
    素子分離絶縁層と段差が生じないように、前記素子分離
    絶縁層と略同一の高さで平坦に形成された半導体層と を備え、 この半導体層の表面を素子形成領域としたことを特徴と
    する半導体装置。
  2. （２）半導体基板の主面上の所定位置に、活性領域を包
    囲して他と分離絶縁する素子分離絶縁層を選択的にパタ
    ーニング形成する工程と、前記素子分離絶縁層を形成し
    た後に、前記半導体基板の主面上全域に半導体層を形成
    する工程と、前記半導体層表面全域に、レジスト膜を略
    平坦になるように塗布する工程と、 前記半導体層と前記レジスト膜を略同一の選択比でエッ
    チングすることにより、前記素子分離絶縁層を全周にわ
    たって露出させるとともに、前記半導体層を前記素子分
    離絶縁層と段差が生じない高さで平坦化する工程と、 前記半導体層表面に素子を形成する工程と を備えた、半導体装置の製造方法。
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DE4143472A DE4143472C2 (de) 1990-04-13 1991-04-12 Verfahren zur Herstellung einer Halbleitereinrichtung
DE4112045A DE4112045C2 (de) 1990-04-13 1991-04-12 Verfahren zur Herstellung von Isolierbereichen in einer Halbleitereinrichtung
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970053015A (ko) * 1995-12-07 1997-07-29 김주용 반도체 소자의 트랜지스터 제조방법
US6989316B2 (en) 1999-06-30 2006-01-24 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2979731B2 (ja) * 1991-06-26 1999-11-15 日本電気株式会社 半導体装置
US6064077A (en) 1991-08-30 2000-05-16 Stmicroelectronics, Inc. Integrated circuit transistor
JPH05183159A (ja) * 1992-01-07 1993-07-23 Fujitsu Ltd 半導体装置及びその製造方法
JP2658959B2 (ja) * 1995-03-31 1997-09-30 日本電気株式会社 半導体装置およびその製造方法
JP2751905B2 (ja) * 1995-12-30 1998-05-18 日本電気株式会社 半導体装置およびその製造方法
DE19622276C2 (de) * 1996-06-03 1998-07-09 Siemens Ag Halbleiterstruktur für einen MOS-Transistor und Verfahren zur Herstellung der Halbleiterstruktur
KR100578787B1 (ko) * 2004-06-12 2006-05-11 삼성전자주식회사 반도체 장치 및 그 제조 방법
US7566602B2 (en) * 2004-06-12 2009-07-28 Samsung Electronics Co., Ltd. Methods of forming single crystalline layers and methods of manufacturing semiconductor devices having such layers
GB2439357C (en) * 2006-02-23 2008-08-13 Innos Ltd Integrated circuit manufacturing

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4378627A (en) * 1980-07-08 1983-04-05 International Business Machines Corporation Self-aligned metal process for field effect transistor integrated circuits using polycrystalline silicon gate electrodes
JPS5768049A (en) * 1980-10-15 1982-04-26 Fujitsu Ltd Semiconductor device and manufacture thereof
EP0126292B1 (en) * 1983-04-21 1987-12-02 Kabushiki Kaisha Toshiba Semiconductor device having an element isolation layer and method of manufacturing the same
DE3478170D1 (en) * 1983-07-15 1989-06-15 Toshiba Kk A c-mos device and process for manufacturing the same
JPS61164262A (ja) * 1985-01-17 1986-07-24 Toshiba Corp 半導体装置
KR900007686B1 (ko) * 1986-10-08 1990-10-18 후지쓰 가부시끼가이샤 선택적으로 산화된 실리콘 기판상에 에피택셜 실리콘층과 다결정 실리콘층을 동시에 성장시키는 기상 증착방법
JPS63108709A (ja) * 1986-10-25 1988-05-13 Toyota Central Res & Dev Lab Inc 半導体装置およびその製造方法
US5086011A (en) * 1987-01-27 1992-02-04 Advanced Micro Devices, Inc. Process for producing thin single crystal silicon islands on insulator
JPS63224218A (ja) * 1987-03-13 1988-09-19 Nec Corp シリコン単結晶膜の改善方法
JPS6433920A (en) * 1987-07-30 1989-02-03 Nec Corp Growth method of semiconductor film
JP2643262B2 (ja) * 1988-03-23 1997-08-20 日本電気株式会社 半導体装置の製造方法
US4923824A (en) * 1988-04-27 1990-05-08 Vtc Incorporated Simplified method of fabricating lightly doped drain insulated gate field effect transistors
FR2631488B1 (fr) * 1988-05-10 1990-07-27 Thomson Hybrides Microondes Circuit integre hyperfrequence de type planar, comportant au moins un composant mesa, et son procede de fabrication
JP2507557B2 (ja) * 1988-09-29 1996-06-12 三菱電機株式会社 半導体装置の製造方法
KR940021169A (ko) * 1993-03-15 1994-10-17 윤종용 용융 땜납(Solder)의 산화방지방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970053015A (ko) * 1995-12-07 1997-07-29 김주용 반도체 소자의 트랜지스터 제조방법
US6989316B2 (en) 1999-06-30 2006-01-24 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing
US7772671B2 (en) 1999-06-30 2010-08-10 Kabushiki Kaisha Toshiba Semiconductor device having an element isolating insulating film

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DE4112045A1 (de) 1991-10-17
KR940008221B1 (ko) 1994-09-08
US5378644A (en) 1995-01-03
KR910019258A (ko) 1991-11-30
DE4112045C2 (de) 1994-03-10

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