JPH0351137B2 - - Google Patents
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- Publication number
- JPH0351137B2 JPH0351137B2 JP8980483A JP8980483A JPH0351137B2 JP H0351137 B2 JPH0351137 B2 JP H0351137B2 JP 8980483 A JP8980483 A JP 8980483A JP 8980483 A JP8980483 A JP 8980483A JP H0351137 B2 JPH0351137 B2 JP H0351137B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- periodic pulse
- periodic
- detecting
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は２つの互いに非同期なクロツク系の周
期パルスの前後関係に変化のあつたことを検出と
する位相差検出回路に係り、特に該２つの互いに
非同期なクロツク系の周期パルスの位相の前後関
係が頻繁に入れかわる時にも、適度な頻度で検出
できるようにした位相差検出回路に関する。
期パルスの前後関係に変化のあつたことを検出と
する位相差検出回路に係り、特に該２つの互いに
非同期なクロツク系の周期パルスの位相の前後関
係が頻繁に入れかわる時にも、適度な頻度で検出
できるようにした位相差検出回路に関する。
(2) 技術の背景
PCM通信方式のように、発呼者からの信号の
サンプリング周期パルスと被呼者からの信号のサ
ンプリング周期パルスは、非同期である場合、こ
れらの送受信信号を一つのパルス信号処理回路で
処理するようなとき、両周期パルスの発生時期の
前後関係が入れ換わつたことを知り、信号処理を
行うことが必要になることがある。例えば第１パ
ルス入力のとき第１信号処理を開始し、その終了
後、第２パルス入力に対する信号処理に切り換え
るようにしているとき、第２パルスが第１パルス
の信号処理直後に到来したときその処理を遅らせ
る回路を動作させるようなことである。
サンプリング周期パルスと被呼者からの信号のサ
ンプリング周期パルスは、非同期である場合、こ
れらの送受信信号を一つのパルス信号処理回路で
処理するようなとき、両周期パルスの発生時期の
前後関係が入れ換わつたことを知り、信号処理を
行うことが必要になることがある。例えば第１パ
ルス入力のとき第１信号処理を開始し、その終了
後、第２パルス入力に対する信号処理に切り換え
るようにしているとき、第２パルスが第１パルス
の信号処理直後に到来したときその処理を遅らせ
る回路を動作させるようなことである。
(3) 従来技術と問題点
上記システムにおいて、従来は単一段のフリツ
プフロツプを使用して、２つの互いに非同期なク
ロツク系の同期パルスの前後関係に変化のあつた
ことを検出していた。すなわちフリツプフロツプ
は一方のパルスをクロツク入力として、その立上
り時に、他方の入力端子が“１”または“０”で
あるとき、出力側に所定の“１”または“０”を
得ることができるから、一方のパルスの基準位相
に対し他方のパルスの前後（パルス立上り時刻の
前後）を検出することができた。しかし両パルス
の周期が殆ど等しいとき両者の位相差は極めて小
さいから、パルス立上り時刻の前後がほとんど一
致ししていて、その差が僅か変化するのみで、２
つの互いに非同期なクロツク系の同期パルスの前
後関係が入れ換わつたと判定され、それを繰り返
すことがある。そのため前述のような信号処理を
行う回路で、処理を遅らせる回路の切り換えを毎
回行う必要が生じ、非同期による処理の切り換え
をうまく行えなくなるという欠点があつた。
プフロツプを使用して、２つの互いに非同期なク
ロツク系の同期パルスの前後関係に変化のあつた
ことを検出していた。すなわちフリツプフロツプ
は一方のパルスをクロツク入力として、その立上
り時に、他方の入力端子が“１”または“０”で
あるとき、出力側に所定の“１”または“０”を
得ることができるから、一方のパルスの基準位相
に対し他方のパルスの前後（パルス立上り時刻の
前後）を検出することができた。しかし両パルス
の周期が殆ど等しいとき両者の位相差は極めて小
さいから、パルス立上り時刻の前後がほとんど一
致ししていて、その差が僅か変化するのみで、２
つの互いに非同期なクロツク系の同期パルスの前
後関係が入れ換わつたと判定され、それを繰り返
すことがある。そのため前述のような信号処理を
行う回路で、処理を遅らせる回路の切り換えを毎
回行う必要が生じ、非同期による処理の切り換え
をうまく行えなくなるという欠点があつた。
(4) 発明の目的
本発明の目的は前述の欠点を改善し、２つの互
いに非同期なクロツク系のパルスの位相差変化を
比較的簡易な回路構成で、該２つの互いに非同期
なクロツク系のパルスの前後関係が頻繁に入れ換
わるときにも適度な頻度で切り替わりが検出でき
る回路を提供することにある。
いに非同期なクロツク系のパルスの位相差変化を
比較的簡易な回路構成で、該２つの互いに非同期
なクロツク系のパルスの前後関係が頻繁に入れ換
わるときにも適度な頻度で切り替わりが検出でき
る回路を提供することにある。
(5) 発明の構成
前述の目的を達成するための本発明の構成は、
第１周期パルスと、該第１周期パルスと非同期で
且つ周期の類似した第２周期パルスとの二つのパ
ルスにつき、第１周期パルスに対する第２周期パ
ルスの位相差の進み遅れの入れ代わりを検出する
回路において、該第１周期パルスを遅延させる遅
延部DL１，DL２と、該第１周期パルスの中に該
第２周期パルスの有無を検出する第１の検出手段
FF４と、１ビツト前の該第１周期パルスの中に
該第２周期パルスの有無を検出する第２の検出手
段FF３と、該第１の検出手段の出力と該第２の
検出手段の出力を比較し該第１周期パルス内に該
第２周期パルスの無いことを検出する第１のゲー
ト手段LG２と、遅延部DL１，DL２の遅延出力
のパルスの中に、該第２周期パルスの有無を検出
する第３の検出手段FF２と、１ビツト前の該遅
延出力のパルスの中に該第２周期パルスの有無を
検出する第４の検出手段FF１と、該第３の検出
手段の出力と該第４の検出手段の出力を比較し該
遅延パルス内に該第２周期パルスの無く、１ビツ
ト前の該遅延パルス内に該第２周期パルスの有る
ことを検出する第２のゲート手段LG１と、該第
１のゲート手段と該第２のゲート手段出力の和よ
り進み遅れの入れ代わり検出信号を出力する手段
を設けたことを特徴とするものである。
第１周期パルスと、該第１周期パルスと非同期で
且つ周期の類似した第２周期パルスとの二つのパ
ルスにつき、第１周期パルスに対する第２周期パ
ルスの位相差の進み遅れの入れ代わりを検出する
回路において、該第１周期パルスを遅延させる遅
延部DL１，DL２と、該第１周期パルスの中に該
第２周期パルスの有無を検出する第１の検出手段
FF４と、１ビツト前の該第１周期パルスの中に
該第２周期パルスの有無を検出する第２の検出手
段FF３と、該第１の検出手段の出力と該第２の
検出手段の出力を比較し該第１周期パルス内に該
第２周期パルスの無いことを検出する第１のゲー
ト手段LG２と、遅延部DL１，DL２の遅延出力
のパルスの中に、該第２周期パルスの有無を検出
する第３の検出手段FF２と、１ビツト前の該遅
延出力のパルスの中に該第２周期パルスの有無を
検出する第４の検出手段FF１と、該第３の検出
手段の出力と該第４の検出手段の出力を比較し該
遅延パルス内に該第２周期パルスの無く、１ビツ
ト前の該遅延パルス内に該第２周期パルスの有る
ことを検出する第２のゲート手段LG１と、該第
１のゲート手段と該第２のゲート手段出力の和よ
り進み遅れの入れ代わり検出信号を出力する手段
を設けたことを特徴とするものである。
(6) 発明の実施例
第１図は本発明の一実施例を示すブロツク構成
図で、端子Ｔ１に第１のクロツク系に同期したパ
ルスを入力し、これを基準パルスとし、第１遅延
回路DL１だけ遅延させ第一周期パルスＰ１とす
る。Ｐ２は第２周期パルスで、第１クロツク系と
は非同期な第２のクロツク系に同期し且つ第１周
期パルスと周期の類似したものである。第２図は
第１図の動作を示すタイムチヤートである。第１
周期パルスＰ１と第２周期パルスＰ２を第２図に
示すように入力する。また第１図において、DL
１とDL２は第１周期パルスを遅延させる遅延部
である。FF４は第１周期パルスの中に第２周期
パルスの有無を検出するものである。FF３は１
ビツト前の第１周期パルスの中に、第２周期パル
スの有無を検出するものである。LG２はFF４と
FF３の出力を比較し、第１周期パルス内に第２
周期パルスの有り、１ビツト前の第１周期パルス
内に第２周期パルスの無いことを検出するゲート
である。
図で、端子Ｔ１に第１のクロツク系に同期したパ
ルスを入力し、これを基準パルスとし、第１遅延
回路DL１だけ遅延させ第一周期パルスＰ１とす
る。Ｐ２は第２周期パルスで、第１クロツク系と
は非同期な第２のクロツク系に同期し且つ第１周
期パルスと周期の類似したものである。第２図は
第１図の動作を示すタイムチヤートである。第１
周期パルスＰ１と第２周期パルスＰ２を第２図に
示すように入力する。また第１図において、DL
１とDL２は第１周期パルスを遅延させる遅延部
である。FF４は第１周期パルスの中に第２周期
パルスの有無を検出するものである。FF３は１
ビツト前の第１周期パルスの中に、第２周期パル
スの有無を検出するものである。LG２はFF４と
FF３の出力を比較し、第１周期パルス内に第２
周期パルスの有り、１ビツト前の第１周期パルス
内に第２周期パルスの無いことを検出するゲート
である。
FF２はDL２の遅延出力のパルスの中に、第２
周期パルスの有無を検出するものである。FF１
は１ビツト前の遅延出力の遅延出力のパルスの中
に、第２周期パルスの有無を検出するものであ
る。FF２とFF１の出力を比較し、遅延パルス内
に第２周期パルスの無く、１ビツト前の遅延パル
ス内に該第２周期パルスの有ることを検出するも
のである。
周期パルスの有無を検出するものである。FF１
は１ビツト前の遅延出力の遅延出力のパルスの中
に、第２周期パルスの有無を検出するものであ
る。FF２とFF１の出力を比較し、遅延パルス内
に第２周期パルスの無く、１ビツト前の遅延パル
ス内に該第２周期パルスの有ることを検出するも
のである。
LG３及びMMは、LG１とLG２の和より進み
遅れの入れ代わり検出信号を出力するものであ
る。第２図においてＤ１，Ｄ２と示す矢印は動作
検出位置を示す時刻で、第１のクロツク系の基準
パルスＴ１の立上り時刻を検出位置Ｄ２とする。
そのためＤ２とパルスＰ１とは、遅延回路DL１
の遅延時間の差がある。検出位置Ｄ１はパルスＰ
１より更に遅延回路DL２の遅延時間だけ遅れた
位置としている。Ｄ１，Ｄ２に発生するパルスを
フリツプフロツプFF１〜FF４のクロツク端子Ｃ
に入力させると、クロツク端子Ｃの入力の立上り
時における入力端子Ｄの状態で各フリツプフロツ
プFFの出力Ｑの出力が定まる。FF１，FF３は
FF２，FF４と比較しそれぞれクロツクパルス１
周期後の状況を保持している。第２図に示すよう
にＤ１の検出位置のうち時刻ｔ１ではパルスＰ２
は“１”と、ｔ２では“０”となるから、論理演
算回路LG１より、“１”が出力される。次に論理
演算回路LG１とLG２との論理和より進み遅れの
入れ代わり検出信号を出力する手段としての論理
演算回路LG３と単安定マルチバイブレータMM
に印加すると、検出端子DTに出力が得られる。
パルスＰ２の状態が時刻ｔ１において“１”、ｔ
２において“０”であると、検出端子DTの出力
がｔ１において“Ｌ”、ｔ２において“Ｈ”を出
力するので、その場合はＤ１という検出位置にお
けるＰ１，Ｐ２の位相差があつて、その時先→後
と符号変わりしたことを示す。FF１，FF２の回
路は、位相関係の変化がこの逆となつたときは、
検出信号“Ｈ”を発生しない。第３図に示すタイ
ムチヤートは第２図のタイムチヤートの時刻ｔ１
とｔ２の関係が入れ代わつた状態を時刻ｔ３とｔ
４に示している。時刻ｔ３，ｔ４において入れ換
わりが検出されている。すなわちFF３，FF４の
動作は検出位置Ｄ２を基準として、そのときパル
スＰ２発生が後→先の変化を起こしたとき検出で
きる。この検出出力は論理演算回路LG２，LG３
を介し単安定マルチバイブレータMMの出力とし
て端子DTに得られる。
遅れの入れ代わり検出信号を出力するものであ
る。第２図においてＤ１，Ｄ２と示す矢印は動作
検出位置を示す時刻で、第１のクロツク系の基準
パルスＴ１の立上り時刻を検出位置Ｄ２とする。
そのためＤ２とパルスＰ１とは、遅延回路DL１
の遅延時間の差がある。検出位置Ｄ１はパルスＰ
１より更に遅延回路DL２の遅延時間だけ遅れた
位置としている。Ｄ１，Ｄ２に発生するパルスを
フリツプフロツプFF１〜FF４のクロツク端子Ｃ
に入力させると、クロツク端子Ｃの入力の立上り
時における入力端子Ｄの状態で各フリツプフロツ
プFFの出力Ｑの出力が定まる。FF１，FF３は
FF２，FF４と比較しそれぞれクロツクパルス１
周期後の状況を保持している。第２図に示すよう
にＤ１の検出位置のうち時刻ｔ１ではパルスＰ２
は“１”と、ｔ２では“０”となるから、論理演
算回路LG１より、“１”が出力される。次に論理
演算回路LG１とLG２との論理和より進み遅れの
入れ代わり検出信号を出力する手段としての論理
演算回路LG３と単安定マルチバイブレータMM
に印加すると、検出端子DTに出力が得られる。
パルスＰ２の状態が時刻ｔ１において“１”、ｔ
２において“０”であると、検出端子DTの出力
がｔ１において“Ｌ”、ｔ２において“Ｈ”を出
力するので、その場合はＤ１という検出位置にお
けるＰ１，Ｐ２の位相差があつて、その時先→後
と符号変わりしたことを示す。FF１，FF２の回
路は、位相関係の変化がこの逆となつたときは、
検出信号“Ｈ”を発生しない。第３図に示すタイ
ムチヤートは第２図のタイムチヤートの時刻ｔ１
とｔ２の関係が入れ代わつた状態を時刻ｔ３とｔ
４に示している。時刻ｔ３，ｔ４において入れ換
わりが検出されている。すなわちFF３，FF４の
動作は検出位置Ｄ２を基準として、そのときパル
スＰ２発生が後→先の変化を起こしたとき検出で
きる。この検出出力は論理演算回路LG２，LG３
を介し単安定マルチバイブレータMMの出力とし
て端子DTに得られる。
(7) 発明の効果
このようにして本発明によると、検出位置を一
方の信号の立上りのような特定位相の前後２個所
に設けているので、そのとき変化状況が先→後の
場合と後→先の場合とを判断する回路の出力の有
無で区別して検出できることから、比較すべき両
パルスの発生時刻が近接しているときも、入れ換
わり検出が頻度高くなることがないようになつて
いる。
方の信号の立上りのような特定位相の前後２個所
に設けているので、そのとき変化状況が先→後の
場合と後→先の場合とを判断する回路の出力の有
無で区別して検出できることから、比較すべき両
パルスの発生時刻が近接しているときも、入れ換
わり検出が頻度高くなることがないようになつて
いる。
第１図は本発明の一実施例を示すブロツク構成
図、第２図，第３図は第１図の動作タイムチヤー
トである。 DL１，DL２…遅延回路、FF１〜FF４…フリ
ツプフロツプ、LG１〜LG３…論理演算回路、
MM…単安定マルチバイブレータ。
図、第２図，第３図は第１図の動作タイムチヤー
トである。 DL１，DL２…遅延回路、FF１〜FF４…フリ
ツプフロツプ、LG１〜LG３…論理演算回路、
MM…単安定マルチバイブレータ。
Claims (1)
- 【特許請求の範囲】 １ 第１周期パルスと、該第１周期パルスと非同
期で且つ周期の類似した第２周期パルスとの二つ
のパルスにつき、第１周期パルスに対する第２周
期パルスの位相差の進み遅れの入れ代わりを検出
する回路において、 該第１周期パルスを遅延させる遅延部DL１，
DL２と、 該第１周期パルスの中に該第２周期パルスの有
無を検出する第１の検出手段FF４と、 １ビツト前の該第１周期パルスの中に、該第２
周期パルスの有無を検出する第２の検出手段FF
３と、 該第１の検出手段の出力と該第２の検出手段の
出力を比較し、該第１周期パルス内に該第２周期
パルスの有り、１ビツト前の該第１周期パルス内
に該第２周期パルスの無いことを検出する第１の
ゲート手段LG２と、 遅延部DL１，DL２の遅延出力のパルスの中
に、該第２周期パルスの有無を検出する第３の検
出手段FF２と、 １ビツト前の該遅延出力のパルスの中に、該第
２周期パルスの有無を検出する第４の検出手段
FF１と、 該第３の検出手段の出力と該第４の検出手段の
出力を比較し、該遅延パルス内に該第２周期パル
スの無く、１ビツト前の該遅延パルス内に該第２
周期パルスの有ることを検出する第２のゲート手
段LG１と、 該第１のゲート手段と該第２のゲート手段出力
の和より進み遅れの入れ代わり検出信号を出力す
る手段LG３，MMを設けたこと を特徴とする位相差検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8980483A JPS59215115A (ja) | 1983-05-20 | 1983-05-20 | 位相差検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8980483A JPS59215115A (ja) | 1983-05-20 | 1983-05-20 | 位相差検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59215115A JPS59215115A (ja) | 1984-12-05 |
| JPH0351137B2 true JPH0351137B2 (ja) | 1991-08-05 |
Family
ID=13980900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8980483A Granted JPS59215115A (ja) | 1983-05-20 | 1983-05-20 | 位相差検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59215115A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0771057B2 (ja) * | 1990-02-28 | 1995-07-31 | 松下電器産業株式会社 | ディジタル移動無線用フレーム同期方法 |
-
1983
- 1983-05-20 JP JP8980483A patent/JPS59215115A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59215115A (ja) | 1984-12-05 |
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