JPH035120B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、同期信号を含む伝送信号のチヤン
ネル間干渉を検出するチヤンネル間干渉検出装置
に関する。

この発明によるチヤンネル間干渉検出装置の一
実施態様は、同期信号を検出する検出手段と、検
出手段に応答し各同期信号の振幅を表わす振幅信
号を発生するサンプリング手段と、振幅信号の変
動を測定する測定手段と、振幅信号の連続した２
つの信号の和を表わす第１出力信号を発生する第
１出力手段と、振幅信号の連続した２つの信号の
差を表わす第２出力信号を発生する第２出力手段
と、第１出力信号及び第２出力信号をデイジタル
表示する第１デイジタル信号を発生するアナログ
−デイジタル変換手段と、第１デイジタル信号か
らサンプリング手段によつて発生された振幅信号
の絶対値を表わす第２デイジタル信号を発生する
演算手段と、第２デイジタル信号を互いに減算し
て制御信号を発生する減算手段とを具備する。

この発明の実施例の一つに複数のアンテナ素子
と、複数の減衰手段と、チヤンネル間干渉検出手
段と、チヤンネル間検出手段に応答し特定の減衰
手段をアンテナ素子の一つに接続しチヤンネル間
干渉を減少させる制御手段とを具備し、同期信号
を含む伝送信号を受信するアダプテイブアンテナ
がある。

ここで、チヤンネル間干渉検出手段は同期信号
を検出する検出部と、検出部に応答し各同期信号
の振幅を表わす振幅信号を発生するサンプリング
部と、振幅信号の変動を測定する測定部と、振幅
信号の連続した２つの信号の和を表わす第１出力
信号を発生する第１出力部と、振幅信号の連続し
た２つの信号の差を表わす第２出力信号を発生す
る第２出力部と、第１出力信号及び第２出力信号
をデイジタル表示する第１デイジタル信号を発生
するアナログ−デイジタル変換部と、第１デイジ
タル信号からサンプリング部によつて発生された
振幅信号の絶対値を表わす第２デイジタル信号を
発生する演算部と、第２デイジタル信号を互いに
減算して制御信号を発生する減算部とを有する。

また、この発明の他の実施例は、テレビジヨン
映像信号から不要な周波数の信号を除去するアダ
プテイブ櫛形フイルタである。

ここで、このアダプテイブ櫛形フイルタは、信
号の希望周波数に対応する周波数の信号を発生す
る信号発生手段と、信号発生手段に応答しテレビ
ジヨン映像信号を受信し、同相検波信号及び逆相
検波信号を発生する検出手段と、同相検波信号及
び逆相検波信号を受信する遅延手段と、希望周波
数を含む出力信号を発生する加算手段と、遅延手
段及び加算手段の間に接続され加算手段に供給さ
れる同相検波信号と逆相検波信号の比率を変える
可変乗算手段と、同相検波信号と逆相検波信号の
比率を変える可変乗算手段に接続されテレビジヨ
ン映像信号を受信し加算手段からの出力信号の中
の不要な周波数の信号の量を減少させるチヤンネ
ル間干渉検出手段とを具備している。

この発明によるチヤンネル間干渉検出装置は、
音声あるいは映像を含む伝送信号における干渉信
号の検出及び測定に供することができる。

以下、図面を参照して、この発明の一実施例を
説明する。

この実施例は、チヤンネル間の干渉の量を測定
することにより、その干渉量に基づいて、UHF
信号を受信する場合は、アダプテイブアンテナと
して使われ映像信号の場合はアダプテイブフイル
タとして使われる。必要であれば、両実施例がと
もに実現可能である。

この２つの実施例の基本となるチヤンネル間干
渉検出装置を第１図に示し、詳細に説明する。こ
の検出装置は、テレビジヨン信号における同期パ
ルスを検出し、この同期パルスの振幅を測定す
る。この振幅は、一定であるべきであるが、チヤ
ンネル間干渉が生じると、ビート信号が同期パル
スに加えられ、同期パルスの振幅が変動する。

チヤンネル間干渉検出装置は、0.1％の精度で
振幅の変動を検出できることが望まれているが、
フイルタ技術を応用した装置で、これを実現する
のは困難である。この発明によるチヤンネル間干
渉検出装置は、所望の精度を得るためのデイジタ
ル測定手段とともに、加算及び減算手段を用いて
いる。

第１図ａに受信機を構成する同期信号検出器２
及び自動利得制御される同期信号分離器４のブロ
ツク図を示す。オフセツト映像増幅器１０でテレ
ビジヨン信号の同期パルスが検出され、同期パル
スはライン周波数で動作する第１サンプリング回
路１２でサンプリングされる。ここで、オフセツ
ト映像増幅器１０はテスト信号入力端子６と同相
検波映像信号入力端子８とを具備する。この第１
サンプリング回路１２は、同期パルスの絶対値も
平均し、各同期パルスについての出力パルスも発
生する。さらに、この出力パルスは交互に別々の
サンプリング回路でサンプリングされる。この実
施例では、２つのサンプリング回路１４，１６が
提供され、奇数番目の出力パルスは、サンプリン
グ回路１４で、偶数番目の出力パルスは、サンプ
リング回路１６でサンプリングされる。

これらのサンプリング回路１４，１６は1/2ラ
イン周波数で動作するサンプルホールド回路で構
成されることが望ましい。その結果、同期パルス
の連続した２つのパルスが、同期パルスの振幅の
変動を検出するために、互いに比較されることが
できる。ここで、サンプリング回路１４を通つた
パルスをパルスＡとし、サンプリング回路１６を
通つたパルスをパルスＢとする。また、第１サン
プリング回路１２の出力パルスは、別のサンプリ
ング回路１８を通つて、他の回路（図示せず）に
も供給される。

そして、パルスＡ，Ｂは、パルスの前端部を平
滑し、補間フイルタとして働くローパスフイルタ
２０，２２に供給される。その結果、サンプリン
グ回路１４，１６は、後述のアナログマルチプレ
クサ３６のサンプリング周波数に正確にロツクさ
れる必要はない。さらに、パルスＡ，Ｂは加算増
幅器２４及び減算増幅器２６に供給される。加算
増幅器２４からの和信号Ｓ及び減算増幅器２６か
らの差信号Ｄは、各々第１図ｂに示すコンバイナ
２８，３０及びバンドパスフイルタ３２，３４を
介して、アナログマルチプレクサ３６に供給さ
れ、並列なＳ，Ｄ信号が直列なＳ，Ｄ信号に変換
される。このアナログマルチプレクサ３６は、サ
ンプリング回路３８，４０及びアナログスイツチ
４２からなる。これらの直列信号は、第１図ｃに
示すサンプリング回路４４でサンプルされた後、
アナログ−デイジタル変換器４６でデイジタル量
に変換される。

ここで、バンドパスフイルタ３２，３４は、こ
の検出装置がチヤンネル間干渉に応答するように
設定されている。低周波数において干渉を起こす
要因は多数あるので、フイルタの低域の限界は干
渉の他の要因に対して区別することができるよう
に設定されている。この実施例では低域の限界
は、30Hzに設定されているが20Hzに設定されても
よい。そして、高域の限界は40KHzに設定されて
いる。

デイジタル量となつたＳ，Ｄパルスは、並列な
ラツチ回路４８，５０を介して、論理演算回路５
２に供給され、Ｓ，Ｄパルスが結合され元のＡ，
Ｂ信号の振幅を表わす出力パルスが発生される。
Ａ，Ｂ信号の振幅を表わす出力パルスを発生する
ためには、２つの演算が必要なので、ラツチ回路
４８，５０は各々第１及び第２のラツチ回路から
なり、第１及び第２のラツチ回路は演算が連続す
るようにタイミングを与えられている。論理演算
回路５２の出力パルスは、絶対値及び符号成分を
有している。符号成分は必要ないので、出力パル
スはデイジタル整流器５４で整流される。そし
て、第１図ｄに示す加算器５６、ストア回路５８
及びラツチ回路６０からなるストアループ積分回
路６２において、Ａパルスを表わす複数の出力パ
ルスが加えあわされ、Ｂパルスを表わす複数の出
力パルスが加えあわされる。これらの出力パルス
は、ラツチ回路６４，６６及び減算器６８からな
るコンパレータ７０で互いに減算され、絶対値成
分と符号成分をもつた出力パルスが発生され、制
御信号としてアダプテイブコントロール回路（図
示せず）に供給される。あらる場合には、差信号
の符号成分のみが重要となるので、絶対値成分は
省略される。このように、第１図に示した装置に
よれば、サンプリング回路１４，１６で奇数、偶
数番目の同期パルスＡ，Ｂを検出し、加算増幅器
２４、減算増幅器２６で同期パルスＡ，Ｂの和信
号Ｓ、差信号Ｄを求め、和信号Ｓ、差信号Ｄをバ
ンドパスフイルタ３２，３４を介してチヤンネル
間干渉に応答した和信号Ｓ、差信号Ｄから論理演
算回路５２により同期パルスＡ，Ｂの振幅を表わ
す信号を求めている。上述したような検出装置は
多数の用途を持つている。一つの実施例は、アダ
プテイブアレイアンテナとして使われるための信
号を供給することであり、第２図に２チヤンネル
で働くそのようなシステムのブロツク図を示す。

各チヤンネルは、上述した回路１０〜２６に対
応するサンプリング回路、加算増幅器及び減算増
幅器で構成される。第１図のコンバイナ２８，３
０は、減算器が各チヤンネルに共通になるように
構成されている。

アレイアンテナ７２は複数の、この場合は16個
×４列の64個のダイポールアンテナから構成され
ている。アレイアンテナ７２によつて受信された
信号は、上述したチヤンネル間干渉検出装置７４
で処理され測定され、符号成分のみ、あるいは、
符号成分及び絶対値成分を持つ出力パルスが、デ
イジタル制御回路７６に供給される。このデイジ
タル制御回路７６は複数のアナログドライバ７８
を介して減衰回路網８０へ供給され、アレイアン
テナ７２からの出力信号を調整する制御信号を発
生する。この制御信号はアンテナを効果的にガイ
ドするので常に希望波信号が得られ、零点は不要
波信号が受信されないように設定されている。こ
のように、このシステムはアンテナパターンが自
動的に修正され、干渉が最小となるように設定さ
れている閉ループシステムとなつている。

このシステムは本質的には、ヒルクライミング
動作で動作する。これは、減衰回路網８０及び検
出装置７４に生じた変動を、それが加算的なもの
か減算的なものかを記録することを意味する。こ
れは、干渉を効果的に零とし零に保つ連続演算処
理によつて実現される。処理を開始するためにプ
リセツト制御回路８２がデイジタル制御回路７６
に信号を与え、減衰回路網８０の減衰量を初期設
定する。このプリセツト制御回路８２は最適化が
開始される前に、適当なアンテナパターンを与え
る初期状態を提供する。デイジタル制御回路７６
は、生じるであろうチヤンネル間干渉の量に応じ
て最適なアルゴリズムを基に制御信号を発生す
る。

次に第３図乃至第５図を参照してこの減衰回路
網８０を詳細に説明する。

減衰回路網８０は、アレイアンテナの一列にあ
るダイポールアンテナの数に等しい数のコンプレ
ツクスアツテネータを有している。コンプレツク
スアツテネータがそれぞれダイポールアンテナに
接続される。第３図に、そのようなコンプレツク
スアツテネータの一つのブロツク図を示す。アン
テナ７２からの入力信号がスプリツタ８４で２つ
に分割され、各々がアツテネータ８６とアツテネ
ータ８８及びフイルタ９０を介してコンバイナ９
２に供給され、一つの出力信号となる。アツテネ
ータ８６，８８には、アナログドライバからそれ
ぞれ制御信号のＸ成分及びＹ成分が供されてい
る。そして、ダイポールアンテナ７２からの入力
信号Ａが、（Ｘ＋jY）Ａという複素数表示の出力
信号に変換されることがわかる。係数Ｘ、Ｙは、
各々独自に第３図に示すアツテネータ８６，８８
に供給されている制御信号に基づいて−１から＋
１まで変化する。

減衰回路網８０に加えられる90゜位相差は、フ
イルタ９０及び接続に使われる同軸ケーブルの長
さを適当に選ぶことによつて発生される。この周
波数と位相の関係を第５図にグラフで示す。すな
わち、同軸ケーブルの周波数・位相特性を直線５
Ａに、フイルタの周波数・位相特性を特性線５Ｂ
に表わす。

アツテネータ８６，８８の構成を第４図に示
す。各アツテネータは、３dBのワイヤラインカ
ツプラと２個のダイオード９４，９６を具備して
いる。ダイオードに対する制御信号は、第２図に
示すアナログドライバ７８から供給されている。
この制御信号は、ダイオードを通る電流を調整す
る。その結果、ダイオードの抵抗は設定値を中心
に約50Ω程度変化する。

第３図に示すようなコンプレツクスアツテネー
タを使うことにより、アレイアンテナの各ダイポ
ールアンテナからの出力信号の振幅及び位相を完
全に制御することができる。そのため、零点が最
も好ましい状態に設定されることが可能となり、
実質的にチヤンネル間干渉をなくすことができ
る。

第１図に示した検出装置の他の用途は、アダプ
テイブ櫛形フイルタ及び上述したアダプテイブア
レイアンテナとしても使うことができる制御信号
を供給することである。

上述したチヤンネル間干渉抑圧技術は、オフセ
ツトチヤンネル間干渉、すなわち第６図に示すよ
うに不要信号と所望信号の間にわずか（5/3）Ｈ
あるいは（10/3）Ｈだけライン周波数がずれてい
る場合にも適用できる。ここで、Ｈはライン周期
≒64μsである。不要信号は点数で、所望信号は実
線で表わされていて、櫛形フイルタは、不要信号
のキヤリアとサイドバンドを除去するように設計
されればよい。しかしながら、所望信号と不要信
号のオフセツト周波数は（5/3）Ｈライン周波数
よりもずれる場合もありうる。そこで、以下に説
明する装置にいては、打ち消される周波数は、チ
ヤンネル間干渉のビート周波数を検出することに
よつて自動的に切換えられる。このように、この
装置は干渉信号を追尾し、周波数の変化に追従し
ている。

そして、第７図にアダプテイブ櫛形フイルタの
ブロツク図を示す。たとえば前述のアレンアンテ
ナ７２で受信されたカラーテレビジヨン映像信号
等の入力信号が同相検波信号検波器９８、逆相検
波信号検波器１００、希望周波数発振器９９及び
90゜移相器１０１からなる同期検波器１０２へ供
給されている。同相検波信号検波器９８からの出
力信号は、希望波信号及び不要波信号を含んでい
る一方、同相検波信号検波器９８の出力信号から
90゜位相がずれている逆相検波信号検波器１００
からの出力信号は、不要波信号のみ含んでいる。
従つて、両検波器９８，１００の出力の差をとれ
ば不要波信号を除去できる。両出力信号は不要波
信号のキヤリア及びサイドバンドも打ち消す遅延
回路網１０４へ供給される。これは信号を１ライ
ン周期、この場合は64μsだけ遅らす遅延回路１０
６〜１１２を使うことによつて実現される。

第７図から、加算器１１４は同相検波信号検波
器９８の出力信号及び遅延回路１０６，１０８の
出力信号及び逆相検波信号検波器１００の出力信
号及び遅延回路１１２の出力信号を加え合わせる
ことがわかる。この加算器１１４の出力信号は、
適当にフイルタされた映像信号である。フイルタ
の信号を通過させない周波数を変えるために、加
算器１１４に対する入力信号は、第１図に示す検
出装置の出力信号によつて制御される掛け算器１
１６，１１８，１２０，１２２，１２４を介して
制御されている。掛け算器１１６，１１８，１２
０，１２２，１２４の倍率はそれぞれａ、１−
2a、ａ、ｂ、−ｂである。

適当な櫛形フイルタの周波数応答を第８図に示
す。図中矢印の位置が不要波信号のキヤリアの位
置である。掛け算器１１６〜１２４の係数を変え
ることによつて、第８図に示すフイルタの不通過
周波数Ａ、Ｂの位置を調整することができる。

第７図に戻つて、加算器１１４の出力信号が輝
度フイルタ１２６を、遅延回路１０８の出力信号
が色素フイルタ１２８を介して出力加算器１３０
に供給されることがわかる。そして、この出力加
算器１３０の詳細なブロツク図を第９図に示す。

第９図の主な構成は、第７図に示したものと同
様であり、遅延回路１３２〜１３８及び掛け算器
１４０〜１５０及び加算器１５２からなる。ここ
で遅延回路の遅延時間は113nsである。

第１０図に櫛形フイルタと結合フイルタの周波
特性を示す。

【図面の簡単な説明】

第１図ａ〜ｂは本発明によるチヤンネル間干渉
検出装置を示すブロツク図、第２図はチヤンネル
間干渉検出装置を応用したアダプテイブアレイア
ンテナを示すブロツク図、第３図は減衰回路網を
構成するコンプレツクスアツテネータの構成を示
すブロツク図、第４図はその各アツテネータの構
成を示すブロツク図、第５図は減衰回路網の周波
数特性を表わすブラフ、第６図は希望波信号と不
要波信号のずれを表わすグラフ、第７図はチヤン
ネル間干渉装置を応用したアダプテイブ櫛形フイ
ルタを示すブロツク図、第８図はその周波数特性
の概略を示すグラフ、第９図はこの櫛形フイルタ
の一部を拡大して示すブロツク図、第１０図は櫛
形フイルタ及び結合フイルタの周波数特性を示す
図である。 ２……同期信号検出器、４……同期信号分離
器、２８，３０……コンバイナ、３２，３４……
ローパスフイルタ、３６……アナログマルチプレ
クサ、４４……サンプリング回路、４６……Ａ−
Ｄ変換器、４８，５０……ラツチ回路、５２……
論理演算回路、５４……デイジタル整流器、６２
……ストアループ積分回路、７０……コンパレー
タ、７２……アレイアンテナ、７６……デイジタ
ル制御回路、７８……アナログドライバ、８０…
…減衰回路網、８２……プリセツト制御回路、８
４……スプリツタ、８６，８８……アツテネー
タ、９０……フイルタ、９２……コンバイナ、９
４，９６……ダイオード、１０２……同期検波
器、１０４……遅延回路網、１３０……出力加算
器。

Claims (1)

1. 【特許請求の範囲】 １ テレビジヨン信号から不要信号を除去するア
   ダプテイブ櫛形フイルタにおいて、所望のテレビ
   ジヨン信号のキヤリア周波数に対応する周波数の
   信号を発生する発振器と、テレビジヨン信号を受
   信しそれから同相、逆相の検波信号を前記発振器
   の出力に応答して出力する検波手段と、前記同
   相、逆相の検波信号が供給される複数の遅延線
   と、前記複数の遅延線の出力を所定の乗数倍する
   複数の乗算手段と、前記複数の乗算手段の出力を
   加算し前記所望のテレビジヨン信号のキヤリア周
   波数の信号を含む出力信号を得る加算手段と、テ
   レビジヨン信号を受信し前記複数の乗算手段に接
   続され前記乗数を変更し前記加算手段の出力に含
   まれる不要信号を減少させるチヤンネル間干渉検
   出手段を具備し、前記チヤンネル間干渉検出手段
   は同期信号を検出する手段と、同期信号の振幅の
   変化を測定する手段を具備し、前記測定手段は前
   記検出手段の出力をサンプリングし奇数番目、偶
   数番目に検出された同期信号の振幅を表わす第
   １、第２信号を出力するサンプリング手段と、前
   記第１、第２信号の和を表わす第１出力を発生す
   る手段と、前記第１、第２信号の差を表わす第２
   出力を発生する手段と、前記第１、第２出力を表
   わす第１、第２デイジタル値を発生するアナロ
   グ・デイジタル変換手段と、前記第１、第２デイ
   ジタル値から前記第１、第２信号の絶対値を表わ
   す第１、第２デイジタル信号を求める演算手段
   と、前記第１、第２デイジタル信号の一方から他
   方を減算して制御信号を発生する減算手段を具備
   するアダプテイブ櫛形フイルタ。 ２ 前記複数の遅延手段の各々は１ライン周期だ
   け信号を遅延する遅延回路を具備することを特徴
   とする特許請求の範囲第１項に記載のアダプテイ
   ブ櫛形フイルタ。