JPH0351971A - シェーディング方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はシエーディング方式に関し、特に図形処理装置
のカラー．表示部におけるグーロシエーディング方式に
関する。

従来技術 従来のこの種のシエーディング方式では、表示ラスタ上
の始点と終点とのカラー情報の差分値を求め、またこの
ラスタ方向の始点と終点とのアドレスの差分値を求め、
カラー情報の差分値をアドレスの差分値で除算した商を
、始点のカラー情報に加算することにより、第１の補間
値を得ている。

次の動作サイクルでは、この第１の補間値に対して更に
前記商を加算して第２の補間値を得ている。更に次の動
作サイクルにおいて、第２の補間値に対して前記商を加
算して第３の補間値を得ており、以降これを繰返しつつ
ラスタ上のカラー情報の補間値を順次得る方式である。

すなわち、１動作サイクルにおいて１つの補間データを
発生する構成となっている。かかる従来方式の構戊を第
３図に示している。アドレスバス１と、データバス２と
、カラー情報の補間値を生成するシェーディング部３と
、表示画面対応のカラー情報を格納するフレームバッフ
ァ（ＦＲＢ）５と、このフレームバッファ５ヘシェーデ
ィング部３により得られた補間情報を格納制御するアド
レスコントロール部４とを含んでいる。

アドレスバス１よりシエーディングするラスタのアドレ
スがＹレジスタ４１に格納され、そのラスタの始点と終
点との座標が夫々ＳＸレジスタ４２，ＥＸレジスタ４３
に格納される。この格納されたＳＸレジスタ４２とＥＸ
レジスタ４３との値の差分が減算器（ＳＵＢ）４４にて
求められ、シェーディング部３内のＤＸレジスタ３４に
格納される。

ＳＸレジスタ４２に格納された始点座標のアドレスは、
Ｘ−ＣＮＴカウンタ４５の初期値として入力され、この
カウンタ４５の値はＥＸレジスタ４３の値とコンパレー
タ（ＣＭＰ）４６にて比較される。この比較結果が等し
くなるまでカウンタ４５は＋１ずつカウントアップする
ものであり、Ｙレジスタ４１とこのカウンタ４５との内
容がフレムバッファ５の書込みアドレスとなる。

一方、シェーディング部３では、データバス２よりデー
タが送られてラスタの始点でのカラー情報がＳＣレジス
タ３０に、また終点のカラー情報がＥＣレジスタ３■に
夫々格納される。これ等両レジスタ３０．３１の内容の
差分値が減算器３２により求められ、カラー増分値とし
てＤＣレジスタ３３に格納される。

このカラー増分値がＤＸレジスタ３４内のアドレスの差
分値により、除算器（ＤＩＶ）３５にて除算され、その
商がＤＬレジスタ３６に格納される。この商は固定値“
０“と共にセレクタ（ＳＥＬ）３８に人力され、択一的
に導出されて加算器３つの１人力となる。また、ＳＣレ
ジスタ３０内の始点カラー情報は、ＣＬレジスタ４０の
出力と共にセレクタ３７に入力され、択一的に導出され
て加算器３９の他人力となる。

加算器３つの加算出力はＣＬレジスタ４０に入力され、
フレームバッファ５のデータ人力となってアドレスコン
トローラ４からのそのときの書込みアドレスに対応した
位置に書込まれることになる。

最初の動作サイクルでは、セレクタ３７はＳＣレジスタ
３０の始点カラー情報を選択しており、またセレクタ３
８は固定値“０”を選択している。

よって、加算器３つの出力すなわちＣＬレジスタ４０に
は始点カラー情報がそのまま出力され、これがフレーム
バッファ５へ書込まれる。

第２の動作サイクル以降においては、セレクタ３７はＣ
Ｌレジスタ４０の出力を選択し、セレクタ３８はＤＬレ
ジスタ３６の出力を選択する。よって、第２の動作サイ
クル以降は、始点カラー情報に対して、前記商の１．２
，３，・・・・・・倍の値が夫々加算された情報が発生
され、これがシェーディング補正値として、フレームバ
ッファ５内の対応アドレスへ順次書込まれていくのであ
る。

この様に、従来のシェーディング方式では、１動作サイ
クル中に１つの補間データを発生する構成となっている
ので、動作サイクルを早くしようとしても、カラー増分
値の加算を行う加算器３つにおける物理的遅延時間の値
によって動作サイクルが決定されるので、この加算部分
の半導体のテクノロジの高速化を図る以外に方法がない
という欠点がある。

発明の目的 本発明はこの様な従来方式の欠点を解決すべくなされた
ものであって、その目的とするところは、１動作サイク
ルにおいて複数のカラー補正情報を同時に得るようにし
て、高速化を図ったシエーディング方式を提供すること
にある。

発明の構成 本発明によれば、図形表示装置上の表示面に対応した表
示情報を格納するフレームバッファと、前記表示面上の
所定ラスタの始点と終点との図形座標アドレスの差分を
算出する手段と、前記始点と終点とのカラー情報の差分
を算出する手段と、前記カラー情報の差分を前記アドレ
スの差分により除算する手段とを設け、この除算による
商を用いて前記ラス．タ上の各カラー情報をシェーディ
ング補正しつつ前記フレームバッファへ格納するように
したシエーディング方式であって、前記商をｉ倍（１は
０からｎまでの全ての整数）してｎ個の倍数出力を発生
する手段を設け、これ等ｎ個の倍数のうち０からｎ−１
倍の値の各々と前記始点のカラー情報とを夫々加算して
ｎ個の第１の加算結果を得、この加算結果を前記フレー
ムバッファの対応アドレスへ同時に格納し、前記第１の
加算結果の各々と前記商のｎ倍の値とを夫々加算してｎ
個の第２の加算結果を得、この第２の加算結果を前記フ
レームバッファの対応アドレスへ同時に格納し、以降第
ｍ　（ｍは３以上の整数）の加算結果の各々と前記商の
ｎ倍の値とを夫々加算して第ｍ＋１の加算結果を得、こ
の第ｍ＋１の加算結果を前記フレームバッファの対応ア
ドレスへ同時に格納するようにしたことを特徴とするシ
ェーディング方式が得られる。

実施例 以下、本発明の実施例を図面を用いて説明する。

先ず、第２図を参照すると、第２図は本発明の概略シス
テム構或図であり、本発明が図形処理装置のどこの位置
に属するかを示すものである。図において、データバス
１によりフレームバッファ５に書込むべきデータが送ら
れてきてシェーディング部３に格納される。またアドレ
スバスよりフレームバッファ５のどの座標に書込まれる
かが送られ、アドレスコントローラ４に格納される。

夫々格納されたデータアドレスを処理してフレームバッ
ファ５にグー口シエーディングされたデータが順次書込
まれる。この書込まれたデータがＤ／Ａコンバータ６に
よりアナログに変換されＣＲＴ７に表示される。

第１図に本発明の実施例のブロック図を示し、第２．３
図と同等部分は同一符号にて示している。

点線で囲んである３がフレームバッファ部であり、４が
アドレスコントローラである。アドレスバス２によりシ
ェーディングするラスタのアドレスがＹレジスタ４１に
格納され、そのラスタの始点と終点の座標が夫々ＳＸレ
ジスタ４２、ＥＸレジスタ４３に格納される。この格納
されたＳＸレジスタとＥＸレシズタとの値の差分が減算
器４４で求められ、シエーディング部３に送られＤＸレ
ジスタ３４に格納される。

またＳ　Ｘレジスタ４２に格納された値は、Ｘ−ＣＮＴ
カウンタ４５の初期値として入力され、その値がＥＸレ
ジスタ４３の値とコンパレータ４６で比較されて等しく
なるまでカウントアップされる。

本例では、このカウンタ４５は“４”ずつカウントアッ
プされるものとする。

一方シェーディング部３では、データパス１によりデー
タが送られてきて、ラスタの始点でのカラー情報がＳＣ
レジスタ３０に、終点のカラー情報がＥＣレジスタ３ｌ
に夫々格納される。これ等両カラー情報の差分値が減算
器３２によって求められ、カラー増分値としてＤＣレジ
スタ３３に格納される。

そして、除算器３５によって、ＤＣレジスタ３３の値を
ＤＸレシズタ３４の値で除算する。その結果がＤＬレジ
スタ３６ａに格納される。この格納された値が乗算器（
ＭＵＸ）５１で２倍、３倍、４倍されて夫々ＤＬレジス
タ３６ｂ，３６ｃ，　　３６ｄ戸ｊる４に格納される。

加算器３９ａで行われる操作は、セレクタ３７ａとセレ
クタ３８ａ＆によって加算される値が選択される。そし
て加算結果がＣＬレジスタ４　０　ａに格納されこの値
がフレームバッファ５に書込マれる。

第１回目のオペレーションでは、セレクタ３７ａはＳＣ
レジスタ３０の値を選択し、セレクタ３８ａは“Ｏ”を
選択する。第２回目以降は、セレクタ３７ａはＣＬレジ
スタ４０ａの値を、セレクタ３８ａはＤＬレジスタ３６
ｄの値を夫々選択する。

同様にして、加算器３９ｂで行われる操作では、セレク
タ３７ｂと３８ｂとによって、加算される値が選択され
る。そして、加算結果がＣＬレジスタ４０ｂに格納され
、この値がフレームバッファ５に書込まれる。

１゛′″ｉｌｏＥ゜＃＜′−＞”′゛′”−ｂｌ，＝’
）９３″ｂはＳＣレジスタ３０の値を選択し、セレクタ
３８ｂはＤＬレジスタ３６ａの値を選択する。第２回目
以降は、セレクタ３７ｂはＣＬレジスタ４０ｂの値を、
セレクタ３８ｂはＤＬレジスタ３６ｄの値を選択する。

同様にして、加算器３９ｃで行われる操作では、セレク
タ３７ｃと３８ｃとによって、また加算器３９ｄで行わ
れる操作では、セレクタ３７ｄと３８ｄとによって夫々
加算される値が選択される。

これ等加算結果は夫々ＣＬレジスタ４０ｃ，４０ｄに格
納され、フレームバッファ５に書込まれる。

この操作がアドレスコントローラ４のコンバレータ４６
からの一致出力が得られるまで行われる。

つまりラスタ方向に４ビット同時に書込むようにしたも
のであるが、この場合第１回目のサイクルでの操作では
、１ビット目は始点のカラー情報を、２ビット目は始点
のカラー情報にカラー増分値を加算した値、３ビット目
は始点のカラー情報にカラー増分値を２倍した値を加算
した値、４ビット目は始点のカラー情報にカラー増分値
を３倍した値を加算した値を、同時にフレームバッファ
５に書込むのである。そして、これ等書込んだ値を夫々
レジスタ４０ａ〜４０ｄに格納し、第２サイクル以降で
の操作においては、１，２．３．４ビット目のこれ等レ
ジスタ４０ａ〜４０ｄｌＪ？Ｓ納された値に、カラー増
分値を４倍した値を加算してフレームバッファ５に書込
み、またこの値を各レジスタ４０ａ〜４０ｄに格納して
この操作を繰返すことにより高速にグーロシェーディン
グを行うことができる。

発明の効果 以上説明したように、本発明によれば、カラー増分値を
整数倍する乗算器と、その整数倍された各カラー増分値
をカラー情報と夫々加算する複数の加算器と、その結果
を記憶しうるレジスタを複数もち、記憶した値を同時に
フレームバッファに書込むことによって、加算器の遅延
時間によって規定されていた動作サイクルの数倍の速さ
でグー口シエーディングが可能となるという効果がある
。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は本発明
の実施例が適用されるシステムブロック図、第３図は従
来技術を示すブロック図である。 主要部分の符号の説明 ３・・・・・−シ工−ディング部 ４・・・・・・アドレスコントロール部５・・・・・・
フレームバッファ

Claims (1)

【特許請求の範囲】
1. （１）図形表示装置上の表示面に対応した表示情報を格
   納するフレームバッファと、前記表示面上の所定ラスタ
   の始点と終点との図形座標アドレスの差分を算出する手
   段と、前記始点と終点とのカラー情報の差分を算出する
   手段と、前記カラー情報の差分を前記アドレスの差分に
   より除算する手段とを設け、この除算による商を用いて
   前記ラスタ上の各カラー情報をシェーディング補正しつ
   つ前記フレームバッファへ格納するようにしたシェーデ
   ィング方式であって、前記商をｉ倍（ｉは０からｎまで
   の全ての整数）してｎ個の倍数出力を発生する手段を設
   け、これ等ｎ個の倍数のうち０からｎ−１倍の値の各々
   と前記始点のカラー情報とを夫々加算してｎ個の第１の
   加算結果を得、この加算結果を前記フレームバッファの
   対応アドレスへ同時に格納し、前記第１の加算結果の各
   々と前記商のｎ倍の値とを夫々加算してｎ個の第２の加
   算結果を得、この第２の加算結果を前記フレームバッフ
   ァの対応アドレスへ同時に格納し、以降第ｍ（ｍは３以
   上の整数）の加算結果の各々と前記商のｎ倍の値とを夫
   々加算して第ｍ＋１の加算結果を得、この第ｍ＋１の加
   算結果を前記フレームバッファの対応アドレスへ同時に
   格納するようにしたことを特徴とするシェーディング方
   式。