JPH10134183A

JPH10134183A - 画像処理装置

Info

Publication number: JPH10134183A
Application number: JP28679496A
Authority: JP
Inventors: Shoji Muramatsu; 彰二村松; Yoshiki Kobayashi; 小林　　芳樹; Manabu Araoka; 学荒岡; Shigeru Naoi; 茂直井; Takahito Kaneda; 隆仁金田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-10-29
Filing date: 1996-10-29
Publication date: 1998-05-22
Anticipated expiration: 2016-10-29
Also published as: JP3803150B2

Abstract

(57)【要約】【課題】他の画像処理回路などと共用できる画像メモ
リを用いて、並列に画像間の演算を高速に実行可能な画
像処理装置を提供することを目的とする。【解決手段】画像処理装置１０は、対象画像メモリ１
２中の画像領域の第１のアドレスを発生する第１のアド
レス生成部２２と、参照画像メモリ１４中の画像領域の
第２のアドレスを発生する第２のアドレス生成部２４、
対象画像メモリ１２から第１のアドレスに基づき読み出
された画像データを、所定のクロック時間だけ、順次遅
延させる複数の遅延回路１８−１〜１８−(Ｎ−１）
と、第１のアドレスに基づき、画像演算部１６−１〜１
６−Ｎによる演算の実行を許可するための演算許可信号
を生成する画像演算制御部２６とを備え、演算許可信号
が与えられたときに、画像演算部が、画像データ間のデ
ータ演算を実行するように構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は画像処理装置に関
し、より詳細には、画像間のパターンマッチングを高速
に実行可能な画像処理装置に関する。

【０００２】

【従来の技術】複数の画像を用いてパターンマッチング
を行う方法として、画像間の差分累積値を使用するもの
や相関値を算出して行うものが知られている。これらの
パターンマッチングにより、一方の画像中の位置を検出
する場合に、探索されているパターンを含む参照画像と
位置検出の対象となる対象画像との間で、差分累積値や
相関値などを繰り返し演算する必要がある。

【０００３】従来より、上記の演算処理を高速に行うた
めに、図６（ａ）に示すように、参照画像を記憶する参
照画像メモリと対象画像を記憶する対象画像メモリとを
複数備え、参照画像メモリおよび対象画像メモリからな
るメモリの組の各々に、相関値演算を行う画像演算部を
接続し、並列に相関演算を行い、パターンマッチングの
処理を高速に行う技術が知られている。

【０００４】その一方、特開平３-９４３８７号公報に
は、図６（ｂ）に示すように、一枚（一画面分）の対象
画像に対応するデータを、複数のメモリ（対象画像メモ
リ(１)ないし(Ｎ)）に分割して記憶する一方、参照画像
に対応するデータを、一つのメモリ（参照画像メモリ）
に記憶し、各対象画像メモリおよび共通の参照画像メモ
リに、相関値演算を行う画像演算部を接続する技術が開
示されている。この技術ににおいては、参照画像メモリ
を共通にすることにより、回路構成を小さくすることが
可能となる。

【０００５】

【発明が解決しようとする課題】たとえば、図６（ａ）
に示す技術において、Ｎ個の演算部を用いて、Ｎ並列に
て演算を実行する構成を考えると、対象画像および参照
画像を記憶するためのメモリが、それぞれＮ個ずつ必要
であり、かつ、各メモリを制御する回路が必要となり、
ハードウェアの制約やコスト面から、高次の並列処理を
実行することは困難であるという問題点があった。

【０００６】その一方、図６（ｂ）に示す技術において
は、必要なメモリ容量は、一画面分の対象画像および一
画面分の参照画像のデータ容量を記憶できるものであれ
ば良い。しかしながら、この技術においては、一画面分
の対象画像を分割して、複数の対象画像メモリに格納す
るように構成されている。このため、効率良く並列処理
を実行するためには、対象画像をどのように分割するか
を、随時制御する必要がある。たとえば、対象画像にお
いて位置検出のための演算を施すべき領域を拡大または
縮小した場合、或いは、その領域の画像中の位置を変更
させた場合に、適切に並列処理を実行するためには、対
象画像を再度分割して、並列処理のための分割された画
像を得るとともに、各種の制御パラメータを新たに生成
する必要がある。さらに、図６（ｂ）に示す技術におい
ては、一画面分の対象画像を分割して、分割された領域
が、それぞれ、複数の対象画像メモリに記憶されている
ため、一画面分の対象画像について、複数の画像処理を
施す場合に、それぞれの画像処理を実行する回路が、画
像の分割を制御する専用の制御回路をもつ必要があると
いう問題点があった。このような専用の制御回路を付加
しない場合には、一画面分の対象画像を記憶するための
他の専用のメモリを増設する必要があった。このよう
に、図６（ｂ）に示す技術においては、回路の汎用性に
乏しいという問題点があった。

【０００７】本発明は、他の画像処理回路などと共用で
きる画像メモリを用いて、並列に画像間の演算を行い、
高速にパターンマッチングを実行可能な画像処理装置を
提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明の目的は、それぞ
れが画像間のデータ演算を実行する複数の画像演算手段
と、画像演算の対象とすべき画像を記憶する対象画像メ
モリと、画像演算の基準となる参照画像メモリとを備
え、各画像演算手段が、対象画像メモリ中のデータと参
照画像メモリ中のデータとの間でデータ演算を実行する
ように構成された画像処理装置であって、前記対象画像
メモリ中の、画像演算手段に与えるべき画像領域の第１
のアドレスを、所定のクロック信号にしたがって発生す
る第１のアドレス生成手段と、前記参照画像メモリ中
の、画像演算手段に与えるべき対応する画像領域の第２
のアドレスを、前記クロック信号にしたがって発生する
第２のアドレス生成手段と、前記対象画像メモリから前
記第１のアドレスに基づき読み出された前記画像領域の
画像データを、所定のクロック時間だけ、順次遅延させ
る複数の遅延手段と、前記第１のアドレスに基づき、前
記画像演算手段による演算の実行を許可するための演算
許可信号を生成して、これを前記画像演算手段の各々に
与える演算制御手段とを備え、前記演算許可信号が与え
られたときに、前記画像演算手段の各々が、前記遅延手
段から与えられた画像データと、前記第２のアドレスに
したがって前記参照画像メモリから読み出されて与えら
れた画像データとの間のデータ演算を実行するように構
成されたことを特徴とする画像処理装置により達成され
る。

【０００９】本発明によれば、演算許可信号が与えられ
ている間、複数の画像演算手段において、対象画像メモ
リ中の画像データと、参照画像メモリ中の画像データと
の間で、演算が実行されるため、画像演算手段の数だ
け、画像演算処理を並列化することが可能となる。

【００１０】また、本発明によれば、対象画像メモリか
ら、第１のアドレス発生手段により生成された第１のア
ドレスが与えられて、画像データが読み出されるため、
対象画像メモリの分割など複雑な制御の必要なく、高速
に画像演算処理を実行することができる。また、対象画
像メモリおよび参照画像メモリには、所望のサイズの画
像の画像データを記憶できるため、これらメモリを、他
の画像処理回路と共用することができる。

【００１１】別の見地によれば、本発明にかかる画像処
理装置は、それぞれが画像間のデータ演算を実行するＮ
個の画像演算手段と、画像演算の対象とすべき画像を記
憶する対象画像メモリと、画像演算の基準となる参照画
像メモリとを備え、各画像演算手段が、対象画像メモリ
中のデータと参照画像メモリ中のデータとの間でデータ
演算を実行するように構成され、さらに、前記対象画像
メモリ中の、画像演算手段に与えるべき画像領域の第１
のアドレスを、所定のクロック信号にしたがって発生す
る第１のアドレス生成手段と、前記参照画像メモリ中の
画像演算手段に与えるべき対応する画像領域の第２のア
ドレスを、前記クロック信号にしたがって発生する第２
のアドレス生成手段と、前記対象画像メモリから前記第
１のアドレスに基づき読み出された前記画像領域の画像
データを、所定のクロック時間だけ、遅延させる（Ｎ−
１）個の遅延手段であって、隣接する遅延手段の出力お
よび入力が接続されている遅延手段と、前記第１のアド
レスに基づき、前記画像演算手段による演算の実行を許
可するための演算許可信号を生成して、これを前記画像
演算手段の各々に与える演算制御手段とを備え、前記演
算許可信号が与えられたときに、前記画像演算手段のう
ちの一つおよび残りの（Ｎ−１）個の画像演算手段が、
それぞれ、前記対象画像メモリから与えられた画像デー
タおよび前記（Ｎ−１）個の遅延手段のうちの何れかか
ら与えられた画像データと、前記第２のアドレスに基づ
き参照画像メモリから読み出されて与えられた画像デー
タとの間のデータ演算を実行するように構成されてい
る。

【００１２】本発明の好ましい実施態様においては、前
記演算制御手段が、すべての画像演算手段に、前記対象
画像メモリの画像領域中の画像データが与えられている
間、前記演算許可信号を、前記画像演算手段の各々に与
えるように構成されている。

【００１３】この実施態様によれば、演算制御手段にお
けるデータ演算の結果を、過不足なく利用することが可
能となる。

【００１４】本発明のさらに好ましい実施態様において
は、前記演算制御手段が、前記第１のアドレスの出力に
応答して起動し、前記クロック信号にしたがって計数す
るカウンタと、前記複数の画像演算回路の数を記憶する
並列情報メモリとを備え、前記カウンタの計数値と前記
並列情報メモリに記憶された画像演算回路の数とに基づ
き、演算許可信号を生成するように構成されたことを特
徴とする請求項３に記載の画像処理装置。

【００１５】また、本発明の目的は、画像演算の対象と
すべき対象画像を記憶する対象画像メモリに、該対象画
像中の所定の画像領域に対応する第１のアドレスを、所
定のクロック信号にしたがって与え、画像演算の基準と
すべき参照画像を記憶する参照画像メモリに、該参照画
像中の所定の画像領域に対応する第２のアドレスを、所
定のクロック信号にしたがって与え、前記第１のアドレ
スにしたがって対象画像メモリから読み出された画像デ
ータを、画像データ間のデータ演算を実行する画像演算
回路に与えるとともに、所定のクロック時間だけ受け入
れたデータを遅延させる遅延回路に与え、前記第２のア
ドレスにしたがって、参照画像メモリから読み出された
画像データを、前記画像演算回路を含む複数の画像演算
回路に与え、前記遅延回路により遅延された画像データ
を、他の遅延回路および前記画像演算回路の一つに、順
次与え、前記複数の画像演算回路に、前記対象画像メモ
リから読み出された、前記画像領域に含まれる対象画像
データが与えられる間、前記複数の画像演算回路に、デ
ータ演算を許可するような演算許可信号を与え、前記演
算許可信号に応答して、前記複数の画像演算回路にて、
所定のデータ演算が実行されるように構成されたことを
特徴とする画像処理方法により達成される。

【００１６】

【発明の実施の形態】以下、添付図面を参照して、本発
明の実施の態様につき説明を加える。図１は、本発明の
実施の形態にかかる画像処理装置の構成を示すブロック
ダイヤグラム、図２は、本実施の形態にかかる画像処理
装置およびその周辺のハードウェア構成を示すブロック
ダイヤグラムである。後述するように、この実施の形態
においては、基準となるべき参照画像として登録された
画像パターンと、位置検出の対象となる対象画像のパタ
ーンとを比較して、参照画像が対象画像のどの位置に存
在するかを検出するために、上記二つの画像のパターン
マッチングを実行している。また、この実施の形態にか
かる画像処理装置においては、並列演算の並列度がＮと
なっている。

【００１７】図１に示すように、この実施の形態にかか
る画像処理装置１０は、一画面分の対象画像を記憶する
第１の画像メモリ（対象画像メモリ）１２と、参照画像
を記憶する第２の画像メモリ（参照画像メモリ）１４
と、第１の画像メモリ１２および第２の画像メモリ１４
に記憶されたデータを受け入れ、これらのデータの間で
所定の処理を実行する画像演算部１６−１ないし１６−
Ｎと、第１の画像メモリ１２から出力されたデータを順
次遅延させる遅延回路１８−１ないし１８−(N−1)と、
第１の画像メモリ１２および第２の画像メモリ１４のア
ドレス制御および画像演算部１６−１ないし１６−Ｎの
制御を行う並列演算制御部２０とを備えている。本実施
の形態においては、これら構成部分のうち、図２に示す
ように、画像演算部１６−１ないし１６−Ｎ、遅延回路
１８−１ないし１８−(N−1)、および、並列演算制御部
２０は、単一のＬＳＩで構成され、第１の画像メモリ１
２および第２の画像メモリ１４は、バスを介して、この
ＬＳＩに接続されている。この実施の形態において、第
１の画像メモリ１２および第２の画像メモリ１４は、同
時に二つ以上のアドレスのデータの読みだしが可能なよ
うに構成されている。

【００１８】図２に示すように、本実施の形態にかかる
画像処理装置は、パーソナルコンピュータなどに装着可
能な基板上に取り付けられたＬＳＩ１００に内蔵されて
いる。基板上には、第１のメモリ１２および第２のメモ
リ１４にそれぞれ対応するＤＲＡＭ１１２、１１４、Ａ
／Ｄ変換器１２０およびＤ／Ａ変換器１２２が配置され
ている。また、ＬＳＩ１００の内部には、画像処理装置
の構成部分の他、Ａ／Ｄ変換器１２０およびＤ／Ａ変換
器との間、或いは、パーソナルコンピュータのバス１３
０との間のデータ入出力を制御する入出力インタフェー
ス（図示せず）などが設けられている。

【００１９】並列演算制御部２０は、第１の画像メモリ
１２に与えるためのアドレスを生成する第１のアドレス
生成部２２と、第２の画像メモリ１２に与えるためのア
ドレスを生成する第２のアドレス生成部２４と、カウン
タ４１および後述する並列情報記憶部４２を含む画像演
算制御部２６とを有している。本実施の形態にかかる並
列演算制御部２０のブロックダイヤグラムである図３を
参照して、並列演算制御部２０をより詳細に説明する。

【００２０】図３に示すように、並列演算制御部２０の
第１のアドレス生成部２４は、対象画像のうちパターン
マッチングを実行すべき領域に関するデータを記憶する
領域情報記憶部３１と、領域情報記憶部３１に記憶され
たデータに基づき、第１の画像メモリ１２のアドレスを
生成するアドレス発生回路３２と、パターンマッチング
をすべきデータであるか否かを示すデータ有効信号を生
成するデータ有効信号生成回路３３とを有している。ま
た、第２のアドレス生成部２４は、参照画像のうちパタ
ーンマッチングを実行すべき領域に記憶するデータを記
憶する領域情報記憶部３４と、領域情報記憶部３１に記
憶されたデータに基づき、第２の画像メモリ１４のアド
レスを生成するアドレス発生回路３６とを有している。

【００２１】画像演算制御部２６は、データ有効信号を
受け入れ、これに応答して所定のタイミングで計数する
カウンタ４１と、並列に動作する画像演算部の個数、画
像演算部の接続関係などを記憶する並列情報記憶部４２
と、画像演算部１６−１ないし１６−Ｎに演算を実行す
ることを指示する信号（演算実行信号）を与える演算実
行信号生成部４３とを備えている。

【００２２】さて、図１において、第１の画像メモリ１
２から読み出された、対象画像中の所定の領域に対応す
る画像データは、画像演算部１６−１に与えられるとと
もに、遅延手段１８−１ないし１８−(N−1)を介して、
画像演算部１６−２ないし１６−Ｎに与えられる。その
一方、第２の画像メモリ１４から読み出された、参照画
像中の所定の領域に対応する画像データは、それぞれ、
画像演算部１６−１ないし１６−Ｎに与えられる。

【００２３】画像演算制御部２６は、画像演算部１６−
１ないし１６−Ｎの全てに、第１の画像メモリ１２から
読み出されたデータのうち、有効なデータが与えられて
いる間、演算実行信号（図１の符号５５）をオンにし
て、画像演算部１６−１ないし１６−Ｎに演算を実行さ
せる。画像演算部１６−１ないし１６−Ｎの各々におい
ては、演算実行信号がオンである間、対象画像のデータ
と参照画像のデータとの間の演算を実行する。

【００２４】画像演算部１６−１ないし１６−Ｎの各々
の演算にて得られた演算結果は、それぞれに一時的に保
持され、後に、ＬＳＩ１００（図２参照）の入出力イン
タフェース（図示せず）およびデータバス１３０を介し
て、パーソナルコンピュータなどのＣＰＵ（図２の符号
２００参照）に与えられる。

【００２５】次に、本実施の形態にかかる画像処理装置
の作動を、図４のタイミングチャートを参照してより詳
細に説明する。図４においては、第１の画像メモリ１２
から出力された画像データ５０−１、遅延回路１８−１
ないし１８−(N−1)をそれぞれ経た画像データ５０−２
ないし５０−Ｎ、第２の画像メモリ１４から出力された
画像データ５４、演算実行信号生成部４３から出力され
る演算実行信号５５、第１のアドレス生成部２２から出
力される第１の画像メモリ１２をアクセスするためのア
ドレス５７、第２のアドレス生成部２４から出力される
第２の画像メモリ１４をアクセスするためのアドレス５
８、および、第１のアドレス生成部２４から出力される
データ有効信号５９の相互の関係が示されている。

【００２６】アドレス発生回路３２、３５、カウンタ４
１、遅延回路１８−１ないし１８−Ｎには、クロックCL
K（図４参照）が与えられ、このクロックCLKにしたがっ
て、アドレス値やカウンタをインクリメントし、或い
は、信号を遅延している。

【００２７】図４に示す作動に先立ち、まず、第１の画
像メモリ１２および第２の画像メモリ１４に所定の画像
データが記憶される。より具体的には、パーソナルコン
ピュータのＣＰＵ２００の指示にしたがって、ＬＳＩ１
００中の画像処理装置１０が、Ａ／Ｄコンバータを介し
て、ディジタル信号に変換された画像データを読み込
み、一画面分の画像データを第１の画像メモリ１２（図
２のＤＲＡＭ１１２）に記憶する。また、パーソナルコ
ンピュータの外部記憶装置２２０に記憶された参照画像
に対応する画像データが、ＣＰＵ２００により読み出さ
れ、バス１３０を介して、ＬＳＩ１００に与えられる。
このようにして与えられた画像データは、第２の画像メ
モリ１４（図２のＤＲＡＭ１１４）に記憶される。

【００２８】次いで、パーソナルコンピュータのＣＰＵ
２００は、パターンマッチングに使用すべき対象画像の
領域および参照画像の領域に関する領域データなどを、
バス１３０を介して、ＬＳＩ１００内の画像処理装置１
０に与える。ＣＰＵ２００により与えられるデータは、
図１および図３の符号５６に対応する。これらデータに
は、領域データの他、並列に動作する画像処理部の個数
（この実施の形態においては「Ｎ」）、これらの接続関
係、遅延回路に関する情データなどが含まれる。また、
第１のアドレス生成部２２に与えられた領域データは、
領域情報記憶部３１に記憶される。この領域データによ
り第１の画像メモリ１２をアクセスすべきアドレスの範
囲が確定される。その一方、第２のアドレス生成部２４
に与えられた領域データは、領域情報記憶部３４に記憶
される。これにより、第２の画像メモリ１４をアクセス
すべきアドレスの範囲が確定される。

【００２９】次いで、パーソナルコンピュータのＣＰＵ
２００が、バス１３０を介して、ＬＳＩ１００の画像処
理装置１０の並列演算処理部２０に、演算起動命令を与
えると、領域情報記憶部３１から、第１の画像メモリ１
２をアクセスすべきアドレスの初期値がアドレス発生回
路３２に与えられる。これにより、第１のアドレス生成
部２２から、第１の画像メモリ１２にアドレスが出力さ
れる（図１の符号５７参照）。同様に、領域情報記憶部
３４から、第２の画像メモリ１４をアクセスすべきアド
レスの初期値が、アドレス発生回路３５に与えられる。
これにより、第２のアドレス生成部２４から、第２の画
像メモリ１４のアドレスが出力される（図１の符号５８
参照）。

【００３０】第１のアドレス生成部２２および第２のア
ドレス生成部２４からアドレスが、それぞれ与えられる
のに応答して、第１の画像メモリ１２および第２の画像
メモリ１４は、対応する画像データを出力する。第１の
アドレス生成部２２および第２のアドレス生成部２４か
ら出力されるアドレスの値は、クロックCLKに同期して
インクリメントされる。

【００３１】ここに、第１のアドレス生成部２２からの
アドレス出力および第１の画像メモリ１２からのデータ
出力と、第２のアドレス生成部２４からのアドレス出力
および第２の画像メモリ１４からのデータ出力との同期
につき説明を加える。この実施の形態においては、Ｎ個
の画像演算部が設けられているため、クロックCLKの１
パルス分、信号を遅延させる遅延回路１８により遅延さ
れた画像データが、最終段の画像演算部１６−Ｎに与え
られるタイミングと、第２の画像メモリ１４が、対応す
る画像データを出力して、画像演算部１６の各々に与え
るタイミングとが一致するようになっている。すなわ
ち、図４に示すように、クロックCLKに同期して出力さ
れる第１のアドレス生成部２２からのアドレスが、Ａn-
1となったときに、第２のアドレス生成部２４から、ア
ドレスＢ0が出力される。したがって、（Ｎ−１）個の
遅延回路１８−１ないし１８−(N−1)により遅延された
後に画像演算部１６−Ｎに、アドレスＡ0に対応する第
１の画像メモリ１２の画像データＤＡ0が与えられるタ
イミングで、画像演算部１６−１ないし１６−Ｎに、ア
ドレスＢ0に対応する第１の画像メモリ１４の画像デー
タＤＢ0が与えられる。遅延回路１８−１ないし１８−
(N−1)により、第１のメモリ１２からの画像データは、
クロックCLKの１クロック分だけ遅延される。このた
め、上述した、画像演算部１６−１ないし１６−Ｎに、
画像データＤＢ0が与えられるタイミングにおいては、
画像演算部１６−１には、Ｎ番目に出力された画像デー
タＤＡn-1が与えられ、画像演算部１６−２には、（Ｎ
−１）番目に出力された画像データＤＡn-2が与えられ
る。同様に、画像演算部１６−(N−1)には、２番目に出
力された画像データＤＡ2が与えられ、画像演算部１６
−Ｎには、最初に出力された画像データＤＡ1が与えら
れる（図４のタイミングＴ_A参照）。

【００３２】次に、データ有効信号および演算実行信号
につき、より詳細に説明を加える。データ有効信号は、
アドレス発生回路３２から出力される第１の画像メモリ
１２をアクセスするためのアドレスと、領域情報記憶部
３１から出力されるパターンマッチングをすべき領域に
関する領域データとを受け入れ、これに基づき、第１の
メモリ１２から出力される画像データが、パターンマッ
チングをすべき領域に含まれる画像に対応する間だけハ
イレベルとなる。図４の例においては、第１の画像メモ
リ１２のアドレスＡ0に対応する画像データＤＡ0ないし
アドレスＡm-1に対応する画像データＤＡm-1が、パター
ンマッチングをすべき領域に含まれるため、第１のメモ
リ１２から、画像データＤＡ0ないしＤＡm-1が出力され
る間だけハイレベルとなる（図４のタイミングＴ_Bおよ
びタイミングＴ_C参照）。

【００３３】画像演算制御部２６のカウンタ４１は、デ
ータ有効信号を受け入れ、該データ有効信号がハイレベ
ルになると、これに応答して、クロックCLKに同期して
計数を開始する。カウンタ４１の計数値は、演算実行信
号生成部４３に与えられる。演算実行信号生成部４３
は、並列情報記憶部４２から与えられる、画像演算部の
段数（この例では「Ｎ」）を参照して、カウンタ４１の
計数値がＮとなったときに、演算実行信号をハイレベル
にする（図４のタイミングＴ_A参照）。この演算実行信
号がハイレベルになるタイミングにおいて、画像演算部
１６−１ないし１６−Ｎに、それぞれ、「有効な」画像
データであるＤＡn-1、ＤＡn-2、・・・、ＤＡ1、ＤＡ0が
与えられていることが理解できるであろう。

【００３４】演算実行信号生成部４３は、データ有効信
号生成回路３３からハイレベルの信号がカウンタ４１に
与えられ、カウンタ４１が計数をしている限り、演算実
行信号をハイレベルに維持する。

【００３５】演算実行信号生成部４３から画像演算部１
６−１ないし１６−Ｎに、ハイレベルの演算実行信号が
与えられると、画像演算部１６−１ないし１６−Ｎは、
それぞれ、対象画像と参照画像との間の画像演算を実行
する。たとえば、画像演算部１６−１は、タイミングＴ
_Aで、対象画像の画像データＤＡn-1と参照画像の画像デ
ータＤＢ0との間の画像演算が実行され、次のタイミン
グで、画像データＤＡnと画像データＤＢ1との間の画像
演算が実行される。その一方、画像演算部１６−Ｎは、
タイミングＴ_Aで、対象画像の画像データＤＡ0と参照画
像の画像データＤＢ0との間の画像演算が実行され、次
のタイミングで、画像データＤＡ1と画像データＤＢ1と
の間の画像演算が実行される。

【００３６】図４のタイミングチャートは、画像の１ラ
インだけの動作を説明したものであるが、パターンマッ
チングすべき画像の領域が複数のラインにまたがる場合
には、以下のような処理を行った後に、図４と同様の作
動が繰り返される。すなわち、１ライン分の処理が終了
すると、その旨が、バス１３０（図２参照）を介して、
パーソナルコンピュータのＣＰＵ２００に通知され、Ｃ
ＰＵ２００は、これに応答して、次のラインに関する領
域データなどを、画像処理装置１０の並列演算制御部２
０に与える。並列演算制御部２０において、画像演算制
御部２６のカウンタ４１はリセットされ、第１のアドレ
ス生成部２２の領域情報記憶部３１および第２のアドレ
ス生成部２４の領域情報記憶部３４には、新たなデータ
が記憶される。このときに、画像演算部１６−１ないし
１６−Ｎに一時的に記憶された演算結果は、バス１３０
を介して、ＣＰＵ２００に伝達されても良いし、或い
は、画像演算部１６−１ないし１６−１が、すべての演
算が終了するまで、演算結果を蓄積するように構成して
いても良い。前者の場合には、ＣＰＵ２００は、伝達さ
れたデータをメモリ２１０の所定の領域に記憶する。

【００３７】このような処理の後、第１のアドレス生成
部２２および第２のアドレス生成部２４から、それぞ
れ、第１の画像メモリ１２および第２の画像メモリ１４
をアクセスするためのアドレスが出力され、これによ
り、図４とほぼ同様のシーケンスが、再度実行される。
図５は、図４に示すシーケンスにより、画像演算部１６
−１ないし１６−Ｎにおいて演算される対象画像の領域
を説明するための図である。前述したように、図４は、
１ライン分の処理が実行される際のシーケンスを示して
いるが、図５においては、図４の処理を繰り返すことに
より複数ラインの処理が実行される場合が示されてい
る。

【００３８】図４の例において、１ライン分の参照画像
中の領域の画像データは、ＤＢ0ないしＤＢm-1であった
が、これは、図５の例において、参照画像中の領域５０
０のＢ0,0ないしＢ0,m-1に対応する。また、図５の例で
は、図４のシーケンスを、ｉ回繰り返されていることが
理解できよう。前述したように、画像演算部１６−２な
いし１６−Ｎには、遅延手段によりクロックCLKの１ク
ロック分だけ遅延された画像データが与えられている。
したがって、画像処理部１６−１ないし１６−Ｎにおい
て、参照画像中の領域５００との間で演算が実行される
対象画像５１０中の領域は、それぞれ、領域５０１−１
ないし５０１−Ｎとなる。図５の左側の対象画像５１０
および各領域５０１を示すが、参照画像中の領域５００
と比較される領域が、ひとつずつ左側にシフトしている
ことが理解できるであろう。

【００３９】たとえば、画像演算部１６−１において
は、対象画像中の領域５０１−１の画像データＡ0,n-1
と参照画像中の領域５００のＢ0,0との間で所定の演算
が実行され、次いで、画像データＡ0,nと画像データＢ
0,1との間、画像データＡ0,n+1と画像データＢ0,2との
間、・・・、画像データＡ0,n+m-2と画像データＢ0,m-1と
の間で、順次所定の演算が実行される。この画像演算部
１６での演算には、相関係数の算出や、差分累積の演算
など、パターンマッチングのための種々の演算が含まれ
る。

【００４０】同様に、画像演算部１６−(N−1)において
は、対象画像中の領域５０１−(N−1)の画像データＡ0,
1と参照画像中の領域５００のＢ0,0との間で所定の演算
が実行され、次いで、画像データＡ0,2と画像データＢ
0,1との間、画像データＡ0,3と画像データＢ0,2との
間、・・・、画像データＡ0,mと画像データＢ0,m-1との間
で、順次所定の演算が実行される。

【００４１】このようにして、各画像演算部１６−１の
演算により得られた演算結果は、最終的に、パーソナル
コンピュータのＣＰＵ２００に与えられ、これに基づ
き、参照画像中の領域に対応する最適な対象画像中の領
域が判断され、パターンマッチングが実現される。さら
に、ＣＰＵ２００は、パターンマッチングの結果に基づ
き、たとえば、対象画像中の物体の位置を検出したりす
ることが可能となる。

【００４２】本実施の形態によれば、参照画像中の領域
との間で処理を実行すべき、対象画像中の領域を、遅延
手段によりずらして（シフトして）、ずらされた領域と
参照画像中の領域との間の処理を並列に実行することが
できる。したがって、対象画像をどのように分割するか
を決定し、これにしたがって画像を分割して複数の画像
メモリに記憶するような処理など煩雑な処理を必要とす
ることなく、高速に、参照画像中の領域と対象画像中の
領域との間での演算を実行することが可能となる。

【００４３】また、本実施の形態によれば、パターンマ
ッチングに使用すべき領域を、所望のように変化させる
ことができ、また、並列処理の段数を所望のように設定
することができるため、汎用性を有している。さらに、
対象画像を分割して記憶するなど特定の形態の画像デー
タを記憶する必要がないため、画像メモリを、他の画像
処理で使用するものと共有することが可能である。

【００４４】すなわち、本実施の形態によれば、異なる
二つの画像に対して画像間の演算を並列に行なう際に、
画像を複数に分割する必要がないため、並列演算を実現
するための回路構成を小さくすることができる。また、
演算すべき画像中の領域が変化した場合にも簡単な制御
で並列処理を行なうことができる。さらに、画像メモリ
のデータアクセス方法が他の画像処理と同様なため、特
別な回路を付加することなく画像メモリを他の画像処理
と共有することができる。

【００４５】本発明は、以上の実施の形態に限定される
ことなく、特許請求の範囲に記載された発明の範囲内
で、種々の変更が可能であり、それらも本発明の範囲内
に包含されるものであることは言うまでもない。

【００４６】たとえば、前記実施の形態においては、遅
延回路にて１画素に対応する時間だけ、信号が遅延され
るように構成されているが、これに限定されるものでは
なく、複数画素に対応する時間だけ信号が遅延されるよ
うに構成しても良い。すなわち、遅延回路における遅延
時間は、所望のように設定することができる。特に、複
数画素に対応する時間だけ信号を遅延させることによ
り、粗いテンプレートマッチング（すなわち、比較する
画像領域を、一画素分ずらすのではなく、複数画素分ず
らすこと）を実現することが可能となる。これにより、
マッチングの計算量を削減することができる。また、前
記実施の形態においては、ある１ライン上の画像のデー
タ演算につき説明しているが、複数ライン上の画像のデ
ータ演算をする場合に、本発明を適用することもでき
る。

【００４７】さらに、本明細書において、手段とは、必
ずしも物理的手段を意味するものではなく、各手段の機
能が、ソフトウエアによって実現される場合も包含す
る。また、一つの手段の機能が二以上の物理的手段によ
り実現されても、二以上の手段の機能が一つの物理的手
段により実現されてもよい。

【００４８】

【発明の効果】本発明によれば、他の画像処理回路など
と共用できる画像メモリを用いて、並列に画像間の演算
を行い、高速にパターンマッチングを実行可能な画像処
理装置を提供することが可能となる。

【図面の簡単な説明】

【図１】図１は、本発明の実施の形態にかかる画像処
理装置の構成を示すブロックダイヤグラムである。

【図２】図２は、本実施の形態にかかる画像処理装置
およびその周辺のハードウェア構成を示すブロックダイ
ヤグラムである。

【図３】図３は、本実施の形態にかかる並列演算制御
部のブロックダイヤグラムである。

【図４】図４は、本実施の形態にかかる画像処理装置
の作動を示すタイミングチャートである。

【図５】図５は、本実施の形態において、画像演算部
により演算される対象画像の領域を説明するための図で
ある。

【図６】従来の画像処理装置の概略的な構成を示すブ
ロックダイヤグラムである。

【符号の説明】

１０画像処理装置１２第１の画像メモリ（対象画像メモリ）１４第２の画像メモリ（参照画像メモリ）１６画像演算部１８遅延回路２０並列演算制御部２２第１のアドレス生成部２４第２のアドレス生成部２６演算実行信号生成部４１カウンタ４２並列情報記憶部

───────────────────────────────────────────────────── フロントページの続き (72)発明者直井茂茨城県日立市大みか町五丁目２番１号株式会社日立製作所大みか工場内 (72)発明者金田隆仁茨城県日立市大みか町五丁目２番１号株式会社日立製作所大みか工場内

Claims

【特許請求の範囲】

【請求項１】それぞれが画像間のデータ演算を実行す
る複数の画像演算手段と、画像演算の対象とすべき画像
を記憶する対象画像メモリと、画像演算の基準となる参
照画像メモリとを備え、各画像演算手段が、対象画像メ
モリ中のデータと参照画像メモリ中のデータとの間でデ
ータ演算を実行するように構成された画像処理装置であ
って、前記対象画像メモリ中の、画像演算手段に与えるべき画
像領域の第１のアドレスを、所定のクロック信号にした
がって発生する第１のアドレス生成手段と、前記参照画像メモリ中の、画像演算手段に与えるべき対
応する画像領域の第２のアドレスを、前記クロック信号
にしたがって発生する第２のアドレス生成手段と、前記対象画像メモリから前記第１のアドレスに基づき読
み出された前記画像領域の画像データを、所定のクロッ
ク時間だけ、順次遅延させる複数の遅延手段と、前記第１のアドレスに基づき、前記画像演算手段による
演算の実行を許可するための演算許可信号を生成して、
これを前記画像演算手段の各々に与える演算制御手段と
を備え、前記演算許可信号が与えられたときに、前記画像演算手
段の各々が、前記遅延手段から与えられた画像データ
と、前記第２のアドレスにしたがって前記参照画像メモ
リから読み出されて与えられた画像データとの間のデー
タ演算を実行するように構成されたことを特徴とする画
像処理装置。
【請求項２】それぞれが画像間のデータ演算を実行す
るＮ個の画像演算手段と、画像演算の対象とすべき画像
を記憶する対象画像メモリと、画像演算の基準となる参
照画像メモリとを備え、各画像演算手段が、対象画像メ
モリ中のデータと参照画像メモリ中のデータとの間でデ
ータ演算を実行するように構成された画像処理装置であ
って、前記対象画像メモリ中の、画像演算手段に与えるべき画
像領域の第１のアドレスを、所定のクロック信号にした
がって発生する第１のアドレス生成手段と、前記参照画像メモリ中の画像演算手段に与えるべき対応
する画像領域の第２のアドレスを、前記クロック信号に
したがって発生する第２のアドレス生成手段と、前記対象画像メモリから前記第１のアドレスに基づき読
み出された前記画像領域の画像データを、所定のクロッ
ク時間だけ、遅延させる（Ｎ−１）個の遅延手段であっ
て、隣接する遅延手段の出力および入力が接続されてい
る遅延手段と、前記第１のアドレスに基づき、前記画像演算手段による
演算の実行を許可するための演算許可信号を生成して、
これを前記画像演算手段の各々に与える演算制御手段と
を備え、前記演算許可信号が与えられたときに、前記画像演算手
段のうちの一つおよび残りの（Ｎ−１）個の画像演算手
段が、それぞれ、前記対象画像メモリから与えられた画
像データおよび前記（Ｎ−１）個の遅延手段のうちの何
れかから与えられた画像データと、前記第２のアドレス
に基づき参照画像メモリから読み出されて与えられた画
像データとの間のデータ演算を実行するように構成され
たことを特徴とする画像処理装置。
【請求項３】前記演算制御手段が、すべての画像演算
手段に、前記対象画像メモリの画像領域中の画像データ
が与えられている間、前記演算許可信号を、前記画像演
算手段の各々に与えるように構成されたことを特徴とす
る請求項１または２に記載の画像処理装置。
【請求項４】前記演算制御手段が、前記第１のアドレ
スの出力に応答して起動し、前記クロック信号にしたが
って計数するカウンタと、前記複数の画像演算手段の数
を記憶する並列情報メモリとを備え、前記カウンタの計
数値と前記並列情報メモリに記憶された画像演算手段の
数とに基づき、演算許可信号を生成するように構成され
たことを特徴とする請求項３に記載の画像処理装置。
【請求項５】画像演算の対象とすべき対象画像を記憶
する対象画像メモリに、該対象画像中の所定の画像領域
に対応する第１のアドレスを、所定のクロック信号にし
たがって与え、画像演算の基準とすべき参照画像を記憶する参照画像メ
モリに、該参照画像中の所定の画像領域に対応する第２
のアドレスを、所定のクロック信号にしたがって与え、前記第１のアドレスにしたがって対象画像メモリから読
み出された画像データを、画像データ間のデータ演算を
実行する画像演算回路に与えるとともに、所定のクロッ
ク時間だけ受け入れたデータを遅延させる遅延回路に与
え、前記第２のアドレスにしたがって、参照画像メモリから
読み出された画像データを、前記画像演算回路を含む複
数の画像演算回路に与え、前記遅延回路により遅延された画像データを、他の遅延
回路および前記画像演算回路の一つに、順次与え、前記複数の画像演算回路に、前記対象画像メモリから読
み出された、前記画像領域に含まれる対象画像データが
与えられる間、前記複数の画像演算回路に、データ演算
を許可するような演算許可信号を与え、前記演算許可信号に応答して、前記複数の画像演算回路
にて、所定のデータ演算が実行されるように構成された
ことを特徴とする画像処理方法。