JPH0352159B2 - - Google Patents
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- JPH0352159B2 JPH0352159B2 JP9640282A JP9640282A JPH0352159B2 JP H0352159 B2 JPH0352159 B2 JP H0352159B2 JP 9640282 A JP9640282 A JP 9640282A JP 9640282 A JP9640282 A JP 9640282A JP H0352159 B2 JPH0352159 B2 JP H0352159B2
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Description
本発明は例えば連想メモリ（Content
Addressable Memory：CAM）等の複数の一致
アドレス信号をある順番にエンコードして行きバ
イナリーのアドレス出力を得るために使用する優
先度付アドレスエンコーダの簡単な回路構成を与
えるものである。CAMの基本機能は通常のメモ
リとは逆に参照データを入力し、その参照データ
と一致したデータが記憶されているワードのアド
レスを出力するものであるが、複数のワードで一
致が得られた場合に、普通のエンコーダでは正し
いエンコード出力が得られない。すなわち、通常
のバイナリーエンコーダに信号を印加する前に適
当な順番をつけて一つの信号だけがON電位にな
り、クロツク信号で同期をとつて順次きりかえて
出力するようにせねばならない。 優先度付アドレスエンコーダの持つべき機能を
第１図を使つて説明すると次のようになる。今、
入力信号ベクトル（IN3、IN2、IN1、IN0）で優
先度はIN3＞IN2＞IN1＞IN0の順に低くなるとす
る。C1はセツト端子、C2はクロツク端子、C3は
C2の反転したクロツクの入力端子である。（
UT3、UT2、UT1、UT0）は各入力信号
ベクトルに対応する中間出力ベクトル、ADR0、
ADR1、ADR2はエンコードされた最終アドレス
出力である。 セツト端子C1で全体をリセツトしてから、入
力ベクトルとクロツク信号に従つて順次アドレス
を出力する。 IN→（IN1、IN2、IN3、IN4）UT（UT1、
UT2、UT3、UT4の変換は次の規則に従つ
て行なう。 (1) 入力ベクトルの要素中に論理“１”が０箇或
いは１箇のときは、UT＝IN→（第１クロツ
ク）、UT＝０→（第２クロツク以降）、 (2) 入力ベクトルの要素中に論理“１”が２箇以
上あるとき、例えばINi、INj、INkの３箇が論
理“１”としｉ＞ｊ＞ｋとするとこの順に優先
度が低くなつており、 ｉ番目 ↓ UT＝（０、……０、１、０……、０）（第１
クロツク） ｊ番目 ↓ UT＝（０、……０、１、０……、０）（第２
クロツク） ｋ番目 ↓ UT＝（０、……０、１、０……、０）（第３
クロツク） UT＝（０、０、……０）（第４クロツク以
降） 即ち出力ベクトルの要素として論理“１”は
１箇以下しか含まれない。入力ベクトルに
“１”要素が複数箇含まれる場合は優先度の高
い順にクロツクに従つて出力ベクトルに１箇づ
つ出力される。 例えば IN→＝（１、０、１、０）のとき UT＝（１、０、０、０）（第１クロツク） （０、０、１、０）（第２クロ
ツク） （０、０、０、０）（第３クロ
ツク以降） 次にこれらの中間出力ベクトルOUT―→に従つて、
アドレスエンコードがなされる。 UTiが論理“１”であれば、出力アドレスは
ｉの２進化標示がそのまま出力される。このエン
コーダは通常のもので、第１図中破線で囲つた部
分がその機能をもつ。例えば、UT1が“１”
のとき（即ちON電位のとき）ADR2、ADR1に
接続された電界効果トランジスタ（FET）がON
になり、負荷抵抗Ｒ，R′を通つて電流が流れ、
出力端ADR2，ADR1は電位が下がり、論理“０”
となる。一方ADR0は電位が下がらないので論理
“１”状態であり、この結果 （ADR2、ADR1、ADR0）＝（001）となる。 もし、IN→OUT―→のような変換をするブロツク
ｘを経由せずに直接IN→をエンコーダに印加する
と、複数の要素が論理“１”の場合正しいアドレ
ス出力が得られない。 例えばIN2、IN1が“１”の場合Ｘを経由しな
いと（ADR2、ADR1、ADR0）＝（０、０、０）
となり、誤動作してしまう。従来このような変換
機能を持つた比較的簡単な回路がなかつたため、
優先度付アドレスエンコーダを構成するのが不可
能に近かつた。 第２図に本発明の構成原理を示す。INが入力
ＯUTが出力端子、C1がセツトパルス入力端子、
C2がクロツクパルス入力端子、C3はC2の反転ク
ロツクパルスの入力端子、P1が伝般制御入力端
子、P2が伝搬制御出力端子であり、S1，S2，S3
は出力保持機能を持つたスイツチ回路でこの場合
の例ではＮチヤンネル形エンハンスメント電界効
果トランジスタ（FET）を使用しているが同様
の機能を持つものであれば何でもよい。A1〜A3
は論理積回路（AND）で、I1は、論理反転回路
（INVERTER、INV.）である。 伝搬制御入力P1には、より優先度の高いアド
レス（この例では上方にあるブロツク）で入力信
号として“１”が１つでも印加された場合“０”
が伝搬してくる。スイツチS2はリセツト機能を持
つたスイツチで、P1が“１”のときクロツクC2
が印加されるたびに“０”リセツトされ、次にス
イツチC1がONして入力信号をセツトするまでリ
セツトし続ける。C1とC2とは同時に“１”を印
加しないようにする。この例を第３図に示す。第
２図の回路の動作は入力信号に従つて次のように
分類される。 (1) P1＝“１”でS1によつてノードＱの電位がセ
ツトされS2によるリセツトが未だされていない
場合、 OUT＝IN（Ｑ） P2＝IN→（） (2) P1＝“１”でS2によるリセツトが終つている
場合、 UT＝“０”（Ｑ） P2＝“０”（） (3) P1＝“０”の場合 UT＝“０” P2＝“０” 但し、P2の直前に入つているスイツチS3は、
S2によつてＱがリセツトされた瞬間にP2が“０”
となり次段以降のＱにあたる部分がリセツトされ
ないように一旦制御信号の伝搬を阻止するために
挿入してある。従つてC2が“１”のときS3は
OFFになるように、C3としてはC2の反転クロツ
クパルスを印加する。 以上の入出力真理値表をまとめたのが次に表す
表１、表２である。表２でUTo、P2oは現在の
値OUTo-1、P2o-1は各々１クロツク以前の値であ
る。
Addressable Memory：CAM）等の複数の一致
アドレス信号をある順番にエンコードして行きバ
イナリーのアドレス出力を得るために使用する優
先度付アドレスエンコーダの簡単な回路構成を与
えるものである。CAMの基本機能は通常のメモ
リとは逆に参照データを入力し、その参照データ
と一致したデータが記憶されているワードのアド
レスを出力するものであるが、複数のワードで一
致が得られた場合に、普通のエンコーダでは正し
いエンコード出力が得られない。すなわち、通常
のバイナリーエンコーダに信号を印加する前に適
当な順番をつけて一つの信号だけがON電位にな
り、クロツク信号で同期をとつて順次きりかえて
出力するようにせねばならない。 優先度付アドレスエンコーダの持つべき機能を
第１図を使つて説明すると次のようになる。今、
入力信号ベクトル（IN3、IN2、IN1、IN0）で優
先度はIN3＞IN2＞IN1＞IN0の順に低くなるとす
る。C1はセツト端子、C2はクロツク端子、C3は
C2の反転したクロツクの入力端子である。（
UT3、UT2、UT1、UT0）は各入力信号
ベクトルに対応する中間出力ベクトル、ADR0、
ADR1、ADR2はエンコードされた最終アドレス
出力である。 セツト端子C1で全体をリセツトしてから、入
力ベクトルとクロツク信号に従つて順次アドレス
を出力する。 IN→（IN1、IN2、IN3、IN4）UT（UT1、
UT2、UT3、UT4の変換は次の規則に従つ
て行なう。 (1) 入力ベクトルの要素中に論理“１”が０箇或
いは１箇のときは、UT＝IN→（第１クロツ
ク）、UT＝０→（第２クロツク以降）、 (2) 入力ベクトルの要素中に論理“１”が２箇以
上あるとき、例えばINi、INj、INkの３箇が論
理“１”としｉ＞ｊ＞ｋとするとこの順に優先
度が低くなつており、 ｉ番目 ↓ UT＝（０、……０、１、０……、０）（第１
クロツク） ｊ番目 ↓ UT＝（０、……０、１、０……、０）（第２
クロツク） ｋ番目 ↓ UT＝（０、……０、１、０……、０）（第３
クロツク） UT＝（０、０、……０）（第４クロツク以
降） 即ち出力ベクトルの要素として論理“１”は
１箇以下しか含まれない。入力ベクトルに
“１”要素が複数箇含まれる場合は優先度の高
い順にクロツクに従つて出力ベクトルに１箇づ
つ出力される。 例えば IN→＝（１、０、１、０）のとき UT＝（１、０、０、０）（第１クロツク） （０、０、１、０）（第２クロ
ツク） （０、０、０、０）（第３クロ
ツク以降） 次にこれらの中間出力ベクトルOUT―→に従つて、
アドレスエンコードがなされる。 UTiが論理“１”であれば、出力アドレスは
ｉの２進化標示がそのまま出力される。このエン
コーダは通常のもので、第１図中破線で囲つた部
分がその機能をもつ。例えば、UT1が“１”
のとき（即ちON電位のとき）ADR2、ADR1に
接続された電界効果トランジスタ（FET）がON
になり、負荷抵抗Ｒ，R′を通つて電流が流れ、
出力端ADR2，ADR1は電位が下がり、論理“０”
となる。一方ADR0は電位が下がらないので論理
“１”状態であり、この結果 （ADR2、ADR1、ADR0）＝（001）となる。 もし、IN→OUT―→のような変換をするブロツク
ｘを経由せずに直接IN→をエンコーダに印加する
と、複数の要素が論理“１”の場合正しいアドレ
ス出力が得られない。 例えばIN2、IN1が“１”の場合Ｘを経由しな
いと（ADR2、ADR1、ADR0）＝（０、０、０）
となり、誤動作してしまう。従来このような変換
機能を持つた比較的簡単な回路がなかつたため、
優先度付アドレスエンコーダを構成するのが不可
能に近かつた。 第２図に本発明の構成原理を示す。INが入力
ＯUTが出力端子、C1がセツトパルス入力端子、
C2がクロツクパルス入力端子、C3はC2の反転ク
ロツクパルスの入力端子、P1が伝般制御入力端
子、P2が伝搬制御出力端子であり、S1，S2，S3
は出力保持機能を持つたスイツチ回路でこの場合
の例ではＮチヤンネル形エンハンスメント電界効
果トランジスタ（FET）を使用しているが同様
の機能を持つものであれば何でもよい。A1〜A3
は論理積回路（AND）で、I1は、論理反転回路
（INVERTER、INV.）である。 伝搬制御入力P1には、より優先度の高いアド
レス（この例では上方にあるブロツク）で入力信
号として“１”が１つでも印加された場合“０”
が伝搬してくる。スイツチS2はリセツト機能を持
つたスイツチで、P1が“１”のときクロツクC2
が印加されるたびに“０”リセツトされ、次にス
イツチC1がONして入力信号をセツトするまでリ
セツトし続ける。C1とC2とは同時に“１”を印
加しないようにする。この例を第３図に示す。第
２図の回路の動作は入力信号に従つて次のように
分類される。 (1) P1＝“１”でS1によつてノードＱの電位がセ
ツトされS2によるリセツトが未だされていない
場合、 OUT＝IN（Ｑ） P2＝IN→（） (2) P1＝“１”でS2によるリセツトが終つている
場合、 UT＝“０”（Ｑ） P2＝“０”（） (3) P1＝“０”の場合 UT＝“０” P2＝“０” 但し、P2の直前に入つているスイツチS3は、
S2によつてＱがリセツトされた瞬間にP2が“０”
となり次段以降のＱにあたる部分がリセツトされ
ないように一旦制御信号の伝搬を阻止するために
挿入してある。従つてC2が“１”のときS3は
OFFになるように、C3としてはC2の反転クロツ
クパルスを印加する。 以上の入出力真理値表をまとめたのが次に表す
表１、表２である。表２でUTo、P2oは現在の
値OUTo-1、P2o-1は各々１クロツク以前の値であ
る。
【表】
【表】
このようにして、第２図の回路は、１箇の信号
入力、１箇の伝搬制御入力、３箇のクロツク制御
入力C1，C2，C3および１箇の信号出力と１箇の
伝搬制御出力の各端子を持ち、３箇の論理積回路
A1，A2，A3、３箇の出力保持機能を持つスイツ
チ回路S1，S2，S3および１箇の論理反転回路I1か
らなり、クロツク制御入力C1によつて制御され
たスイツチ回路S1を前記信号入力端に配置し、ス
イツチ回路S1の出力を論理積回路A1と論理反転
回路I1を介して論理積回路A3に各々入力し、クロ
ツク制御入力C2を論理積回路A2に同じくスイツ
チ回路S3の制御入力端に各々入力し、伝搬制御入
力を論理積回路A1，A2，A3各々の他の入力と
し、論理積回路A2の出力をスイツチ回路S2の制
御入力とし、スイツチ回路S2の入力として論理
“０”の信号原を接続しその出力を前記スイツチ
回路S1の出力と共通にするとともに、論理積A1
の出力を信号出力とし、論理積A3の出力をスイ
ツチ回路S3の入力としスイツチ回路S3の出力を伝
搬制御出力とする回路群からなる符号化回路要素
である。 こうした回路要素を複数個一列に配置し、符号
化回路要素列の先頭の要素の伝搬制御入力端に論
理“１”信号源を接続し、先頭要素の伝搬制御出
力を二番目の要素の伝搬制御入力と接続し、二番
目以降の要素の伝搬制御出力を次段の要素の伝搬
制御出力に次々に接続し、最後の要素の伝搬制御
出力端を開放とし、全体として符号化回路要素の
数と同数の入力端子と出力端子を持つ優先度付ア
ドレスエンコーダを得ることができる。 実際に第２図に示す論理回路に近いものを実現
する場合AND回路を１段で形成するのが難しい
ことが多い。簡単に形成できるのは、負極性出力
の論理積（NAND）または負極性入力の論理積
（ＮＲ）であり、NANDに対しては出力端に
INV.を追加、ＮＲに対しては入力にINV.を追
加して実現する。第４図ａはＮRA1〜A3を使
つたもので、入力用のINV.として、I3，I4を使用
している。またクロツク2は負極性のクロツク
（第３図の2）印加する。従つてA2の入力および
スイツチS3制御入力に対しては、同一のクロツク
を印加（即ち、C2、C3を共通にする）しても結
果的に逆相のクロツクを印加したのと同じ効果と
なる。一方、第４図ｂはNANDA1〜A3を使つた
もので各NAND出力にINV.I5〜I7を追加する。
C2はやはり負極性のクロツクであるためA2への
入力にはINV.I2が必要となる。 すなわち、第４図ａでは、３箇の論理積回路と
して各々負極性入力正極性出力の論理積回路を用
いかつ対応する入力信号を論理反転回路を介して
入力し、かつクロツク制御入力C2を負極性で入
力し、クロツク制御入力C3をC2と同一としてス
イツチ回路S3の制御入力に印加して前記符号化回
路要素を構成したものである。 また第４図ｂでは、３箇の論理積回路として各
各正極性入力負極性出力の論理回路を用いかつ対
応する出力信号を論理反転回路を介して出力し、
クロツク制御入力C2を負極性で入力し、クロツ
ク制御入力C3をC2と同一にして、スイツチ回路
S3の制御入力に印加するとともに、クロツク制御
入力を別の反転回路I2を介して論理積回路A2に印
加したものである。 第４図ｃはNAND形とＮＲ形のものを交互
に配置したもので、一要素の伝搬制御出力と次段
の伝搬制御入力を結合する場合INV.が２段直列
につく形になるのでこれを省略したものである。 すなわち、第４図ｃは、負極性入力正極性出力
論理積回路を使用した符号化要素ａと正極性入力
負極性出力論理積回路を使用した符号化回路要素
ｂとを交互に配列し、かつ、符号化回路要素ａの
伝搬制御入力端にある論理反転回路と、これと直
列に接続されている符号化回路要素ｂの伝搬制御
出力部の論理反転回路の二箇の論理反転回路を省
略して伝搬制御入出力を結合したものである。 以上の説明の部分でほぼ明らかなとうり、本発
明の回路要素は表１、２の真理値表のような動作
を行なうので、この回路要素を第１図中のＸの部
分に配置し、伝搬制御入力、出力端を順次接続す
れば、優先度付アドレスエンコーダに機能が実現
されることがわかる。ここで動作速度上問題にな
るのは伝搬制御信号の伝搬時間でこれが大きい
と、優先度付アドレスエンコーダ全体の動作速度
が遅くなる。第４図ａ，ｂの回路要素を順次並べ
て、第１図のＸ部を形成すると、伝搬制御信号は
各要素につき２段のゲート（INV.＋NANDまた
はINV.NOR）の経由するので遅延が大きくなる
可能性が大きい。そこで第４図ｃのように、
NAND形の要素とNOR形の要素とを交互に並べ
ると伝搬制御信号の経路のINV.が省略でき、各
要素につき１段のゲートを経由するだけですむの
で遅延が約半分程度に減らせる。従つて、全体の
動作も約２倍に向上し、特性のよい優先度付アド
レスエンコーダが実現できる。
入力、１箇の伝搬制御入力、３箇のクロツク制御
入力C1，C2，C3および１箇の信号出力と１箇の
伝搬制御出力の各端子を持ち、３箇の論理積回路
A1，A2，A3、３箇の出力保持機能を持つスイツ
チ回路S1，S2，S3および１箇の論理反転回路I1か
らなり、クロツク制御入力C1によつて制御され
たスイツチ回路S1を前記信号入力端に配置し、ス
イツチ回路S1の出力を論理積回路A1と論理反転
回路I1を介して論理積回路A3に各々入力し、クロ
ツク制御入力C2を論理積回路A2に同じくスイツ
チ回路S3の制御入力端に各々入力し、伝搬制御入
力を論理積回路A1，A2，A3各々の他の入力と
し、論理積回路A2の出力をスイツチ回路S2の制
御入力とし、スイツチ回路S2の入力として論理
“０”の信号原を接続しその出力を前記スイツチ
回路S1の出力と共通にするとともに、論理積A1
の出力を信号出力とし、論理積A3の出力をスイ
ツチ回路S3の入力としスイツチ回路S3の出力を伝
搬制御出力とする回路群からなる符号化回路要素
である。 こうした回路要素を複数個一列に配置し、符号
化回路要素列の先頭の要素の伝搬制御入力端に論
理“１”信号源を接続し、先頭要素の伝搬制御出
力を二番目の要素の伝搬制御入力と接続し、二番
目以降の要素の伝搬制御出力を次段の要素の伝搬
制御出力に次々に接続し、最後の要素の伝搬制御
出力端を開放とし、全体として符号化回路要素の
数と同数の入力端子と出力端子を持つ優先度付ア
ドレスエンコーダを得ることができる。 実際に第２図に示す論理回路に近いものを実現
する場合AND回路を１段で形成するのが難しい
ことが多い。簡単に形成できるのは、負極性出力
の論理積（NAND）または負極性入力の論理積
（ＮＲ）であり、NANDに対しては出力端に
INV.を追加、ＮＲに対しては入力にINV.を追
加して実現する。第４図ａはＮRA1〜A3を使
つたもので、入力用のINV.として、I3，I4を使用
している。またクロツク2は負極性のクロツク
（第３図の2）印加する。従つてA2の入力および
スイツチS3制御入力に対しては、同一のクロツク
を印加（即ち、C2、C3を共通にする）しても結
果的に逆相のクロツクを印加したのと同じ効果と
なる。一方、第４図ｂはNANDA1〜A3を使つた
もので各NAND出力にINV.I5〜I7を追加する。
C2はやはり負極性のクロツクであるためA2への
入力にはINV.I2が必要となる。 すなわち、第４図ａでは、３箇の論理積回路と
して各々負極性入力正極性出力の論理積回路を用
いかつ対応する入力信号を論理反転回路を介して
入力し、かつクロツク制御入力C2を負極性で入
力し、クロツク制御入力C3をC2と同一としてス
イツチ回路S3の制御入力に印加して前記符号化回
路要素を構成したものである。 また第４図ｂでは、３箇の論理積回路として各
各正極性入力負極性出力の論理回路を用いかつ対
応する出力信号を論理反転回路を介して出力し、
クロツク制御入力C2を負極性で入力し、クロツ
ク制御入力C3をC2と同一にして、スイツチ回路
S3の制御入力に印加するとともに、クロツク制御
入力を別の反転回路I2を介して論理積回路A2に印
加したものである。 第４図ｃはNAND形とＮＲ形のものを交互
に配置したもので、一要素の伝搬制御出力と次段
の伝搬制御入力を結合する場合INV.が２段直列
につく形になるのでこれを省略したものである。 すなわち、第４図ｃは、負極性入力正極性出力
論理積回路を使用した符号化要素ａと正極性入力
負極性出力論理積回路を使用した符号化回路要素
ｂとを交互に配列し、かつ、符号化回路要素ａの
伝搬制御入力端にある論理反転回路と、これと直
列に接続されている符号化回路要素ｂの伝搬制御
出力部の論理反転回路の二箇の論理反転回路を省
略して伝搬制御入出力を結合したものである。 以上の説明の部分でほぼ明らかなとうり、本発
明の回路要素は表１、２の真理値表のような動作
を行なうので、この回路要素を第１図中のＸの部
分に配置し、伝搬制御入力、出力端を順次接続す
れば、優先度付アドレスエンコーダに機能が実現
されることがわかる。ここで動作速度上問題にな
るのは伝搬制御信号の伝搬時間でこれが大きい
と、優先度付アドレスエンコーダ全体の動作速度
が遅くなる。第４図ａ，ｂの回路要素を順次並べ
て、第１図のＸ部を形成すると、伝搬制御信号は
各要素につき２段のゲート（INV.＋NANDまた
はINV.NOR）の経由するので遅延が大きくなる
可能性が大きい。そこで第４図ｃのように、
NAND形の要素とNOR形の要素とを交互に並べ
ると伝搬制御信号の経路のINV.が省略でき、各
要素につき１段のゲートを経由するだけですむの
で遅延が約半分程度に減らせる。従つて、全体の
動作も約２倍に向上し、特性のよい優先度付アド
レスエンコーダが実現できる。
第１図は優先度付アドレスエンコーダの基本全
体構成の一例を示す概略構成図、第２図は優先度
付アドレスエンコーダの基本機能を持つた本発明
一実施例の符号化回路の要素の基本回路構成図、
第３図は第２図に示した符号化回路要素に印加す
るセツト信号と制御クロツクのタイムチヤートを
示す図、第４図ａ，ｂ，ｃは第２図に示した符号
化回路要素を実現しやすい回路要素を使つて構成
した回路構成図である。 C1，C2，C3……クロツク制御入力、S1，S2，
S3……スイツチ回路、A1，A2，A3……論理積回
路、P1，P2……伝搬制御入力、出力、I1，I2，I3，
I4，I5，I6……反転回路。
体構成の一例を示す概略構成図、第２図は優先度
付アドレスエンコーダの基本機能を持つた本発明
一実施例の符号化回路の要素の基本回路構成図、
第３図は第２図に示した符号化回路要素に印加す
るセツト信号と制御クロツクのタイムチヤートを
示す図、第４図ａ，ｂ，ｃは第２図に示した符号
化回路要素を実現しやすい回路要素を使つて構成
した回路構成図である。 C1，C2，C3……クロツク制御入力、S1，S2，
S3……スイツチ回路、A1，A2，A3……論理積回
路、P1，P2……伝搬制御入力、出力、I1，I2，I3，
I4，I5，I6……反転回路。
Claims (1)
- 【特許請求の範囲】 １ 信号入力、伝搬制御入力、第１、第２、第３
のクロツク制御入力および信号出力との伝搬制御
出力の各端子を持ち、第１、第２、第３の論理積
回路、出力保持機能を持つ第１、第２、第３のス
イツチ回路および論理反転回路を有し、前記第１
のクロツク制御入力によつて制御される前記第１
のスイツチ回路を前記信号入力端に配置し、前記
第１のスイツチ回路の出力を前記第１の論理積回
路と論理反転回路を介して前記第３の論理積回路
に各々入力し、前記第２のクロツク制御入力を前
記第２の論理積回路に前記第３のクロツク制御入
力を前記第３のスイツチ回路の制御入力端に各々
入力し、前記伝搬制御入力を前記第１、第２、第
３の論理積回路の他の入力とし、前記第２の論理
積回路の出力を前記第２のスイツチ回路の制御入
力とし、前記第２のスイツチ回路の入力として論
理“０”の信号源を接続しその出力を前記第２の
スイツチ回路の出力と共通にするとともに、前記
第１の論理積の出力を前記信号出力、前記第３の
論理積回路の出力を前記第３のスイツチ回路の入
力とし、前記第３のスイツチ回路の出力を前記伝
搬制御出力とする符号化回路要素を、複数個一列
に配置し、前記符号化回路要素列の先頭の要素の
伝搬制御入力端に論理“１”信号源を接続し、前
記先頭要素の伝搬制御出力を二番目の要素の伝搬
制御入力と接続し、二番目以降の前記要素の伝搬
制御出力を次段の前記要素の伝搬制御出力に次々
に接続し、最後の前記要素の伝搬制御出力端を開
放とし、全体として前記要素の数と同数の入力端
子と出力端子を持つことを特徴とする符号化回
路。 ２ 第１、第２、第３の論理積回路として各々負
極性入力正極性出力の論理積回路を用いかつ対応
する入力信号を論理反転回路を介して入力し、か
つ第２のクロツク制御入力を負極性で入力し、第
３のクロツク制御入力を前記第２のクロツク制御
入力と同一とし、第３のスイツチ回路の制御入力
に印加して前記符号化回路要素を構成することを
特徴とする特許請求の範囲第１項に記載の符号化
回路。 ３ 第１、第２、第３の論理積回路として各々正
極性入力負極性出力の論理回路を用いかつ対応す
る出力信号を論理反転回路を介して出力し、第２
のクロツク制御入力を負極性で入力し、第３のク
ロツク制御入力を前記第２のクロツク制御入力と
同一にして第３のスイツチ回路の制御入力に印加
するとともに、前記第２のクロツク制御入力を直
接前記第２の論理積回路に印加せず、別の論理反
転回路を介して印加して符号化回路要素を有する
ことを特徴とする特許請求の範囲第１項に記載の
符号化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57096402A JPS58212697A (ja) | 1982-06-04 | 1982-06-04 | 符号化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57096402A JPS58212697A (ja) | 1982-06-04 | 1982-06-04 | 符号化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58212697A JPS58212697A (ja) | 1983-12-10 |
| JPH0352159B2 true JPH0352159B2 (ja) | 1991-08-09 |
Family
ID=14163963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57096402A Granted JPS58212697A (ja) | 1982-06-04 | 1982-06-04 | 符号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58212697A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61104497A (ja) * | 1984-10-26 | 1986-05-22 | Nec Corp | 連想記憶装置 |
| JPS61144798A (ja) * | 1984-12-18 | 1986-07-02 | Nec Corp | 連想記憶装置 |
| JPH069118B2 (ja) * | 1984-12-19 | 1994-02-02 | 日本電気株式会社 | 連想記憶装置 |
-
1982
- 1982-06-04 JP JP57096402A patent/JPS58212697A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58212697A (ja) | 1983-12-10 |
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