JPH0691426B2 - 論理回路装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、セットまたはリセット機能付のマスタスレ
ーブ遅延型の論理回路装置に関するものである。

［従来の技術］ 第４図は、リセット機能を備えた従来のマスタスレーブ
遅延型フリップフロップの回路構成を示す図である。

このフリップフロップは、第１の伝送ゲート31、第２の
伝送ゲート32、マスタ記憶部33、スレーブ記憶部34、お
よびインバータ35から構成されている。

第１の伝送ゲート31はＰチャネルMOSトランジスタ31pお
よびＮチャネルMOSトランジスタ31nから構成されてお
り、第２の伝送ゲート32はＰチャネルMOSトランジスタ3
2pおよびＮチャネルMOSトランジスタ32nから構成されて
いる。これらの伝送ゲート31,33は、ＰチャネルMOSトラ
ンジスタおよびＮチャネルMOSトランジスタの一方導通
端子同士が接続されて入力端子とされ、他方導通端子同
士が接続されて出力端子とされている。マスタ記憶部33
はインバータ33aおよびNORゲート33bから構成されてお
り、スレーブ記憶部34はNORゲート34aおよびインバータ
34bから構成されている。

図において、データ入力端子36は第１の伝送ゲート31の
入力端子に接続されており、このデータ入力端子36にデ
ータＤが与えられる。第１の伝送ゲート31の出力端子は
マスタ記憶部33のインバータ33aの入力端子およびNORゲ
ート33bの出力端子に接続されている。インバータ33aの
出力端子はNORゲート33bの一方入力端子および第２の伝
送ゲート32の入力端子に接続されている。NORゲート33b
の他方入力端子はリセット端子38に接続されており、こ
のリセット端子38にリセット信号Ｒが与えられる。

第２の伝送ゲート32の出力端子はスレーブ記憶部34のNO
Rゲート34aの一方入力端子およびインバータ34bの出力
端子に接続されている。NORゲート34aの出力端子はイン
バータ34bの入力端子およびデータ出力端子39に接続さ
れている。NORゲート34aの他方入力端子はリセット端子
38に接続されている。データ出力端子39から出力データ
Ｑが導出される。

一方、クロック端子40にはクロック信号CKが与えられ、
このクロック信号CKは第１の伝送ゲート31のＰチャネル
MOSトランジスタ31pおよび第２の伝送ゲート32のＮチャ
ネルMOSトランジスタ32nのゲート端子に第１のクロック
信号CK1として与えられる。また、このクロック信号CK
はインバータ35を介して第１の伝送ゲート31のＮチャネ
ルMOSトランジスタ31nおよび第２の伝送ゲート32のＰチ
ャネルMOSトランジスタ32pのゲート端子に第２のクロッ
ク信号CK2として与えられる。

次にこのフリップフロップの動作について説明する。

まず、リセット信号Ｒを「Ｌ」レベルに保った場合、NO
Rゲート33b,34aは一方の入力端子に「Ｌ」レベルの信号
が入力されるので、他方の入力端子に入力される信号を
反転させて出力するインバータとして働くことになる。
この状態で、クロック信号CKが「Ｌ」レベルになると、
第１のクロック信号CK1が「Ｌ」レベル、第２のクロッ
ク信号CK2が「Ｈ」レベルとなって、第１の伝送ゲート3
1が導通状態となる。これにより、データ入力端子36に
与えられる入力データＤがマスタ記憶部33に入力されて
記憶保持される。このとき、第２の伝送ゲート32は非導
通状態となっており、データ出力端子31からの出力デー
タＱは変化しない。次にクロック信号CKが「Ｈ」レベル
に変化すると、第１の伝送ゲート31が非導通状態とな
り、第２の伝送ゲート32が導通状態となる。これによ
り、マスタ記憶部33に記憶保持されていたデータはスレ
ーブ記憶部34に入力され、記憶保持される。この結果、
データ出力端子39からは、データ入力端子36に与えられ
たデータＤと同じデータが出力される。この後、データ
入力端子36に与えられるデータＤが変化しても出力端子
39からの出力データＱは、次にクロック信号CKが「Ｌ」
レベルから「Ｈ」レベルに変化するまで保持される。

次に、リセット信号Ｒを「Ｈ」レベルにすると、マスタ
記憶部33のNORゲート33bからの出力が「Ｌ」レベル、イ
ンバータ33aからの出力が「Ｈ」レベルに保たれ、同時
にスレーブ記憶部34のNORゲート34aからの出力が「Ｌ」
レベル、インバータ34bからの出力が「Ｈ」レベルに保
たれる。このようにしてリセットされた結果、クロック
信号CKの状態に関係なく、データ出力端子39からは
「Ｌ」レベルの信号が出力される。

以上の動作により、リセット機能付の遅延型フリップフ
ロップが実現される。

第５図は、セット機能を備えた従来のマスタスレーブ遅
延型フリップフロップの回路構成を示す図である。

このフリップフロップは、マスタ記憶部33およびスレー
ブ記憶部34の構成が第４図のフリップフロップと異なっ
ており、またリセット端子38に代えてセット端子37が設
けられている。マスタ記憶部33はNORゲート33cおよびイ
ンバータ33dにより構成されており、NORゲート33cの一
方入力端子は第１の伝送ゲート31の出力端子およびイン
バータ33dの出力端子に接続され、他方入力端子はセッ
ト端子37に接続されている。またNORゲート33cの出力端
子は、第２の伝送ゲート32の入力端子およびインバータ
ｄの入力端子に接続されている。スレーブ記憶部34は、
インバータ34cおよびNORゲート34dにより構成されてお
り、インバータ34cの入力端子は第２の伝送ゲート32の
出力端子およびNORゲート34dの出力端子に接続され、出
力端子はデータ出力端子39およびNORゲート34dの一方入
力端子に接続されている。NORゲート34dの他方入力端子
はセット端子37に接続されている。このセット端子37に
はセット信号Ｓが与えられる。

このフリップフロップにおけるクロック信号CKによる通
常の動作については、第４図のフリップフロップの動作
と同様であるので、セット時の動作について説明する。

セット信号Ｓを「Ｈ」レベルにすると、マスタ記憶部33
のNORゲート33cからの出力が「Ｌ」レベル、インバータ
33dからの出力が「Ｈ」レベルとなり、同時にスレーブ
記憶部34のNORゲート34dからの出力が「Ｌ」レベル、イ
ンバータ34cからの出力が「Ｈ」レベルとなる。このよ
うにしてセットされた結果、クロック信号CKの状態に関
係なく、データ出力端子39からは「Ｈ」レベルの信号が
出力される。

以上の動作により、セット機能付の遅延型フリップフロ
ップが実現される。

これらのフリップフロップにより、たとえばMIS型集積
回路内におけるレジスタ、カウンタ、シフトレジスタ等
の回路が構成される。

［発明が解決しようとする問題点］ 上記の従来のフリップフロップにおいては、マスタ記憶
部33およびスレーブ記憶部34にNORゲートが用いられて
いるため、素子数が多くなり、集積回路上の占有面積が
大きくなってしまうという問題点があった。

また、NORゲートはインバータゲートに比べて駆動能力
が弱く、高速動作させる場合に不利であるという問題点
があった。

この発明は上記の問題点を解決するためになされたもの
で、データの記憶手段を反転回路で構成することによ
り、素子数が低減されるとともに、駆動能力が強化さ
れ、動作速度が高速化されたセットまたはリセット機能
付のマスタスレーブ遅延型論理回路装置を得ることを目
的とする。

［問題点を解決するための手段］ この発明に係る論理回路装置は、第１および第２のスイ
ッチング素子と、第１および第２の記憶回路と、トラン
ジスタと、制御手段とを備える。

第１のスイッチング素子は、入力信号が与えられる一方
導通端子と、他方導通端子とを備える。第１の記憶回路
は、第１および第２の反転回路を備える。第１の反転回
路の入力端子は、第１のスイッチング素子の他方導通端
子に接続される。第２の反転回路の入力端子は、第１の
反転回路の出力端子に接続される。第２の反転回路の出
力端子は、第１の反転回路の入力端子に接続される。

第２のスイッチング素子は、第１の反転回路の出力端子
が接続された一方導通端子と、他方導通端子とを備え
る。第２の記憶回路は、第３および第４の反転回路を備
える。第３の反転回路の入力端子は、第２のスイッチン
グ素子の他方導通端子に接続される。第４の反転回路の
入力端子は、第３の反転回路の出力端子に接続される。
第４の反転回路の出力端子は、第３の反転回路の入力端
子に接続される。

トランジスタは、所定の制御信号が与えられる制御端子
と、一方の論理レベルの電位が与えられる一方導通端子
と、第１の反転回路の入力端子に接続された他方導通端
子とを備える。

制御手段は、トランジスタが非導通状態のとき、第１の
スイッチング素子および第２のスイッチング素子を相補
的に導通状態または非導通状態にする。制御手段はま
た、トランジスタが導通状態のとき、第１のスイッチン
グ素子を非導通状態にしかつ第２のスイッチング素子を
導通状態にする。

［作用］ この発明に係る論理回路によれば、まず所定の状態にあ
る制御信号がトランジスタの制御端子に与えられると、
トランジスタは非導通状態となる。このとき、第１およ
び第２のスイッチング素子は制御手段によって相補的に
導通状態または非導通状態にされる。すなわち、第１の
スイッチング素子が導通状態になり、第２のスイッチン
グ素子が非導通状態になると、第１のスイッチング素子
の一方導通端子に与えられた入力信号が第１のスイッチ
ング素子を介して第１の記憶回路に入力され、記憶保持
される。一方、第１のスイッチング素子が非導通状態に
なり、第２のスイッチング素子が導通状態になると、第
１の記憶回路に記憶されている信号が第２のスイッチン
グ素子を介して第２の記憶回路に入力され、記憶保持さ
れる。この状態では、第１のスイッチング素子が非導通
状態になっているので、第１のスイッチング素子の一方
導通端子に与えられる入力信号が変化しても第１および
第２の記憶回路の記憶内容は変化しない。

次に、他の所定の状態にある制御信号がトランジスタの
制御端子に与えられると、トランジスタは導通状態とな
る。このとき、制御手段によって第１のスイッチング素
子は非導通状態にされ、第２のスイッチング素子は導通
状態にされる。これにより、一方の論理レベルの電位が
トランジスタを介して第１の記憶回路へ入力されて記憶
保持され、さらに、第１の記憶回路からの出力信号が第
２のスイッチング素子を介して第２の記憶回路に入力さ
れて記憶保持される。この状態では、第１のスイッチン
グ素子が非導通状態となっているので、第１のスイッチ
ング素子の一方導通端子に与えられる入力信号が変化し
ても第１および第２の記憶回路の記憶内容は変化しな
い。

この論理回路においては、第１および第２の記憶回路が
２つの反転回路により構成されているので、記憶回路を
構成する素子の数が低減され、しかも駆動能力が大きく
動作速度が速くなっている。

［実施例］ 以下、この発明の実施例を図面を用いて説明する。

第１図はこの発明の一実施例であるCMOS他のリセット機
能付遅延型フリップフロップの回路図である。

このフリップフロップは、マスタラッチ１、スレーブラ
ッチ２および伝送ゲート制御部３を備えている。

マスタラッチ１は、第１の伝送ゲート４、プルダウン素
子５およびマスタ記憶部７から構成されており、スレー
ブラッチ２は、第２の伝送ゲート８およびスレーブ記憶
部９から構成されている。第１の伝送ゲート４はＰチャ
ネルMOSトランジスタ4pおよびＮチャネルMOSトランジス
タ4nから構成されており、第２の伝送ゲート８はＰチャ
ネルMOSトランジスタ8pおよびＮチャネルMOSトランジス
タ8nから構成されている。これらの伝送ゲート4,8は、
ＰチャネルMOSトランジスタおよびＮチャネルMOSトラン
ジスタの一方導通端子同士が接続されて入力端子とさ
れ、他方導通端子同士が接続されて出力端子とされてい
る。

また、マスタ記憶部７は２つのインバータ7aおよび7bか
ら構成されており、スレーブ記憶部９は２つのインバー
タ9aおよび9bから構成されている。ブルダウン素子５は
ＮチャネルMOSトランジスタからなる。

図において、データ入力端子10は第１の伝送ゲート４の
入力端子に接続されており、このデータ入力端子10にデ
ータＤが与えられる。第１の伝送ゲート４の出力端子は
プルダウン素子５を介して接地されかつマスタ記憶部７
のインバータ7aの入力端子およびインバータ7bの出力端
子に接続されている。インバータ7aの出力端子はインバ
ータ7bの入力端子および第２の伝送ゲート８の入力端子
に接続されている。第２の伝送ゲート８の出力端子はス
レーブ記憶部９のインバータ9aの入力端子およびインバ
ータ9bの出力端子に接続されている。インバータ9aの出
力端子はインバータ9bの入力端子およびデータ出力端子
11に接続されており、このデータ出力端子11から出力デ
ータＱが導出される。

伝送ゲート制御部３は、第１の伝送ゲート４、プルダウ
ン素子５および第２の伝送ゲート８を制御するものであ
る。リセット端子12にはリセット信号Ｒが与えられ、こ
のリセット信号Ｒがプルダウン素子５のゲート端子に与
えられる。リセット信号ＲはNORゲート14の一方入力端
子に与えられる。

一方、クロック端子15にはクロック信号CKが与えられ、
このクロック信号CKはNORゲート14の他方入力端子に与
えられる。NORゲート14からの出力信号はインバータ16
により反転されて第１のクロック信号CK1として、第１
の伝送ゲート４のＰチャネルMOSトランジスタ4pおよび
第２の伝送ゲート８のＮチャネルMOSトランジスタ8nの
ゲート端子に与えられる。またこのNORゲート14からの
出力信号は第２のクロック信号CK2として、第１の伝送
ゲート４のＮチャネルMOSトランジスタ4nおよび第２の
伝送ゲート８のＰチャネルMOSトランジスタ8pのゲート
端子に与えられる。

この伝送ゲート制御部３においては、リセット信号Ｒが
「Ｌ」レベルのときには、NORゲート14は他方入力端子
に与えられる信号を反転して出力するインバータとして
働く。したがって、第１のクロック信号CK1はクロック
信号CKと同相となり、第２のクロック信号CK2はクロッ
ク信号CKと逆相となる。

リセット信号Ｒが「Ｈ」レベルのときには、NORゲート1
4からの出力信号は「Ｌ」レベルとなり、クロック信号C
Kの状態に関係なく第１のクロック信号CK1は「Ｈ」レベ
ル、第２のクロック信号CK2は「Ｌ」レベルとなる。

次に、このフリップフロップの動作について説明する。

まず、通常の遅延型フリップフロップとしての動作を説
明する。リセット信号Ｒを「Ｌ」レベルに保ち、リセッ
ト機能を無効の状態にする。このとき、伝送ゲート制御
部３はクロック伝達回路として働き、クロック端子15に
与えられるクロック信号CKにより正相クロックである第
１のクロック信号CK1および逆相クロックである第２の
クロック信号CK2が出力される。

クロック信号CKが「Ｌ」レベルのとき、第１のクロック
信号CK1は「Ｌ」レベル、第２のクロック信号CK2は
「Ｈ」レベルとなり、マスタラッチ１の第１の伝送ゲー
ト４が導通状態、スレーブラッチ２の第２の伝送ゲート
８が非導通状態となる。これにより、データ入力端子10
に与えられる入力データＤがマスタ記憶部７に入力され
て保持される。このとき、第２の伝送ゲート８は非導通
状態となっているので、データ出力端子11からの出力デ
ータＱは変化しない。次に、クロック信号CKが「Ｈ」レ
ベルに変化すると、第１の伝送ゲート４が非導通状態、
第２の伝送ゲート８が導通状態となる。これにより、マ
スタ記憶部７に記憶保持されていたデータはスレーブ記
憶部９に入力され、記憶保持される。この結果、データ
出力端子11からは、データ入力端子10に与えられたデー
タＤと同じデータが出力される。この後、データ入力端
子10に与えられるデータＤが変化しても出力端子11から
の出力データＱは、次にクロック信号CKが「Ｌ」レベル
から「Ｈ」レベルに変化するまで保持される。これらの
動作により、通常の遅延型フリップフロップ機能が実現
される。

次に、リセット機能について説明する。

リセット時は、リセット信号Ｒを「Ｈ」レベルにする。
これにより、第１のクロック信号CK1が「Ｈ」レベル、
第２のクロック信号CK2が「Ｌ」レベルとなる。このた
め、第１の伝送ゲート４が非導通状態、第２の伝送ゲー
ト８が導通状態となる。同時に、プルダウン素子５がオ
ン状態となり、マスタ記憶部７のインバータ7aに「Ｌ」
レベルの信号が入力され、保持される。また、インバー
タ7aから出力される「Ｈ」レベルの信号が第２の伝送ゲ
ート８を介してスレーブ記憶部９のインバータ9aに入力
され保持される。そして、このインバータ9aから出力さ
れる「Ｌ」レベルの信号がデータ出力端子11が導出され
る。このようにして、マスタ記憶部７およびスレーブ記
憶部９が強制的にリセットされる。

このリセット時には、クロック信号CKは「Ｌ」レベル、
「Ｈ」レベルのいずれであっても、リセット動作に影響
を与えない。

第２図はこの発明の他の実施例であるセット機能付遅延
型フリップフロップの回路図である。

このフリップフロップにおいては、第１図のフリップフ
ロップにおけるプルダウン素子５に代えて、Ｐチャネル
MOSトランジスタからなるプルアップ素子６が設けられ
ており、また、伝送ゲート制御部３のNORゲート14の一
方入力端子にはリセット端子12に代えて、セット端子13
が接続されている。このセット端子13にはセット信号Ｓ
が与えられる。第１の伝送ゲート４の出力端子はプルア
ップ素子６を介して電源ラインに接続され、プルアップ
素子６のゲート端子にはセット信号Ｓをインバータ17に
より反転した信号が与えられる。

このフリップフロップにおけるクロック信号CKによる通
常の動作については、第１図のフリップフロップの動作
と同様であるのでセット時の動作について説明する。

セット信号Ｓを「Ｈ」レベルにすると、第１のクロック
信号CK1は「Ｈ」レベル、第２のクロック信号CK2は
「Ｌ」レベルとなる。このため、第１の伝送ゲート４が
非導通状態、第２の伝送ゲート８が導通状態となる。同
時に、プルアップ素子６がオン状態となり、マスタ記憶
部７に「Ｈ」レベルの信号が入力され、保持される。

マスタ記憶部７から出力される「Ｌ」レベルの信号は第
２の伝送ゲート８を介してスレーブ記憶部９に入力さ
れ、保持される。そして、このスレーブ記憶部９から出
力される「Ｈ」レベルの信号がデータ出力端子11から導
出される。このようにして、マスタ記憶部７およびスレ
ーブ記憶部９が強制的にセットされる。

このセット時には、クロック信号CKは「Ｌ」レベル、
「Ｈ」レベルのいずれであっても、セット動作に影響を
与えない。

次に、第１図の実施例のフリップフロップにより４ビッ
ト置数器を構成した例を第３図に示す。

この置数器は、第１図におけるマスタラッチ１およびス
レーブラッチ２からなる４つのフリップフロップ21に対
して、１つの伝送ゲート制御部22が共通に接続されたも
のである。このため、各フリップフロップ21は、共通の
伝送ゲート制御部22による第１のクロック信号CK1、第
２のクロック信号CK2、およびリセット信号Ｒに応答し
て、同タイミングで動作する。

この実施例のフリップフロップを構成する素子の数を従
来のフリップフロップを構成する素子の数と比較した場
合、フリップフロップを１つ用いるときには従来例の方
が素子数が少ないが、同タイミングで３つ以上のフリッ
プフロップを使用するときには、伝送ゲート制御部を共
通に用いることができるので、この実施例の方が素子数
が少なくてすむ。そして、使用するフリップフロップの
数が増加するにしたがって、この素子数の差が増大し、
有利さが増すことになる。したがって、この発明のフリ
ップフロップにより同タイミングで動作する多ビット置
数器、多段シフトレジスタ等を構成した場合に素子数の
低減を図ることができる。

なお、第３図においては、第１図のリセット機能付フリ
ップフロップを用いて置数器を構成する場合を示した
が、第２図のセット機能付フリップフロップを用いた場
合にも同様の効果が得られる。

［発明の効果］ 以上のようにこの発明によれば、セットまたはリセット
機能付のマスタスレーブ遅延型論理回路装置における駆
動能力の強化および動作速度の高速化が図られる。ま
た、この論理回路装置を複数、同タイミングで動作させ
るような回路を構成した場合には、素子数が低減され
る。

【図面の簡単な説明】

第１図はこの発明による論理回路装置の一実施例を示す
回路図、第２図はこの発明による論理回路装置の他の実
施例を示す回路図、第３図は第１図の実施例を用いて構
成された４ビット置数器を示す回路図、第４図は従来の
リセット機能付のマスタスレーブ遅延型フリップフロッ
プを示す回路図、第５図は従来のセット機能付のマスタ
スレーブ遅延型フリップフロップを示す回路図ある。 図において、１はマスタラッチ、２はスレーブラッチ、
３は伝送ゲート制御部、４は第１の伝送ゲート、５はプ
ルダウン素子、６はプルアップ素子、７はマスタ記憶
部、８は第２の伝送ゲート、９はスレーブ記憶部、10は
データ入力端子、11はデータ出力端子、12はリセット端
子、13はセット端子、15はクロック端子を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】入力信号が与えられる一方導通端子と、他
   方導通端子とを備えた第１のスイッチング素子、 前記第１のスイッチング素子の他方導通端子に接続され
   た入力端子をもつ第１の反転回路と、前記第１の反転回
   路の出力端子に接続された入力端子および前記第１の反
   転回路の入力端子に接続された出力端子をもつ第２の反
   転回路とを備えた第１の記憶回路、 前記第１の反転回路の出力端子が接続された一方導通端
   子と、他方導通端子とを備えた第２のスイッチング素
   子、 前記第２のスイッチング素子の他方導通端子に接続され
   た入力端子をもつ第３の反転回路と、前記第３の反転回
   路の出力端子に接続された入力端子および前記第３の反
   転回路の入力端子に接続された出力端子をもつ第４の反
   転回路とを備えた第２の記憶回路、 所定の制御信号が与えられる制御端子と、一方の論理レ
   ベルの電位が与えられる一方導通端子と、前記第１の反
   転回路の入力端子に接続された他方導通端子とを備えた
   トランジスタ、および 前記トランジスタが非導通状態のとき前記第１のスイッ
   チング素子および前記第２のスイッチング素子を相補的
   に導通状態または非導通状態にするとともに、前記トラ
   ンジスタが導通状態のとき第１のスイッチング素子を非
   導通状態にしかつ前記第２のスイッチング素子を導通状
   態にする制御手段を備えた論理回路装置。