JPH0352200A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0352200A JPH0352200A JP1184703A JP18470389A JPH0352200A JP H0352200 A JPH0352200 A JP H0352200A JP 1184703 A JP1184703 A JP 1184703A JP 18470389 A JP18470389 A JP 18470389A JP H0352200 A JPH0352200 A JP H0352200A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- data
- test
- memory
- Prior art date
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置のテスト方式に関し、例え
ば複数ビットの単位でメモリアクセスが行われるダイナ
ミック型ＲＡＭのテスト方式に利用して有効な技術に関
するものである。
ば複数ビットの単位でメモリアクセスが行われるダイナ
ミック型ＲＡＭのテスト方式に利用して有効な技術に関
するものである。
半導体記憶装置の大記憶容量化が進むに従ってそのテス
ト（選別）時間が益々増大する．ダイナミンク型ＲＡＭ
の例では、はり世代ごとに容量が４倍とされるので、単
純に一世代につき４倍の選別時間に増大することになる
。このような大記憶容量化が進められたＤＲＡＭに設け
られるテスト機能は、同時に複数個のメモリセルを選択
して処理することにより選別時間を短縮化させるもので
ある。書き込み動作については、入力されたデータを同
時に複数個のメモリセルに書き込ませる。
ト（選別）時間が益々増大する．ダイナミンク型ＲＡＭ
の例では、はり世代ごとに容量が４倍とされるので、単
純に一世代につき４倍の選別時間に増大することになる
。このような大記憶容量化が進められたＤＲＡＭに設け
られるテスト機能は、同時に複数個のメモリセルを選択
して処理することにより選別時間を短縮化させるもので
ある。書き込み動作については、入力されたデータを同
時に複数個のメモリセルに書き込ませる。
読み出し動作は、複数ビットのデータを同時に出力する
ことができないため、内部に判定回路（テスト回路）を
設けて、２値判定方式では全データが一致のときハイレ
ベル、不一致のとき口ウレベルとする。３値判定方式で
は全データがハイレベルで一致のときハイレベル、全デ
ータがロウレベルで一敗のときにはロウレベル、不一致
のときには出力ハイインピーダンスにする。
ことができないため、内部に判定回路（テスト回路）を
設けて、２値判定方式では全データが一致のときハイレ
ベル、不一致のとき口ウレベルとする。３値判定方式で
は全データがハイレベルで一致のときハイレベル、全デ
ータがロウレベルで一敗のときにはロウレベル、不一致
のときには出力ハイインピーダンスにする。
現在検討が行われている約４Ｍビットのダイナミック型
ＲＡＭのうち、４ビットの単位でメモリアクセスが行わ
れるものに関するテスト方式としては、各入出力端子よ
り２ビットずつの計８ビットを同時処理する方式（Ｉ／
Ｏ一括方式）と、各１／Ｏ毎にに個別（２ビフトずつ）
に同時処理する方式（１／○個別方式）との２通りがあ
る。
ＲＡＭのうち、４ビットの単位でメモリアクセスが行わ
れるものに関するテスト方式としては、各入出力端子よ
り２ビットずつの計８ビットを同時処理する方式（Ｉ／
Ｏ一括方式）と、各１／Ｏ毎にに個別（２ビフトずつ）
に同時処理する方式（１／○個別方式）との２通りがあ
る。
上記のＩ／Ｏ一括処理方式は、各Ｉ／Ｏの全てのデータ
を同時処理するため、処理データ数（ビット数）が多く
、それに応じて判定値の信頼性が高いという特長をもっ
ている。しかし、その反面、各Ｉ／Ｏ別にテストを判定
することができないという短所がある。
を同時処理するため、処理データ数（ビット数）が多く
、それに応じて判定値の信頼性が高いという特長をもっ
ている。しかし、その反面、各Ｉ／Ｏ別にテストを判定
することができないという短所がある。
上記のＩ／Ｏ個別方式は、各１／Ｏ個別にデータを同時
処理するため、処理データ数が少なくなり、判定値の信
頼性は低くなるものの、各１／０別にテスト判定が可能
である。ただし、Ｉ／Ｏ別であるため、全ビットを考え
る場合に外部（テスター等）でＡＮＤ処理を採る必要が
ある．このようなＩ／Ｏ一括処理方式は、゜■日立製作
所から発表されている４Ｍピントのダイナ果フク型ＲＡ
Ｍ （ＨＭ５ １ ４ ４ ０ ０Ｒ）があり、■／○
個別方式は、三菱電機一から発表されている４Ｍビット
のダイナミック型ＲＡＭがある。
処理するため、処理データ数が少なくなり、判定値の信
頼性は低くなるものの、各１／０別にテスト判定が可能
である。ただし、Ｉ／Ｏ別であるため、全ビットを考え
る場合に外部（テスター等）でＡＮＤ処理を採る必要が
ある．このようなＩ／Ｏ一括処理方式は、゜■日立製作
所から発表されている４Ｍピントのダイナ果フク型ＲＡ
Ｍ （ＨＭ５ １ ４ ４ ０ ０Ｒ）があり、■／○
個別方式は、三菱電機一から発表されている４Ｍビット
のダイナミック型ＲＡＭがある。
このようにテスト方式が異なる場合、それに用いられる
テスターの構或を変更する必要がある。
テスターの構或を変更する必要がある。
なぜなら、データの入力（書き込み）について、Ｉ／Ｏ
一括処理方式に対応したテスターでは、入力ピンが１つ
であるため、Ｉ／Ｏ個別処理方式のダイナミック型ＲＡ
Ｍに対して用いると上記入力ピンに対応した１つのＩ／
Ｏ端子にしかデータが入力されない。また、出力（判定
値）については、Ｉ／Ｏ一括処理方式に対応したテスタ
ーをＩ／Ｏ個別処理方式に対応したダイナミック型ＲＡ
Ｍに用いると、アンド処理ができず全てフエイル〈ＦＡ
ＩＬ）になる。この理由は、Ｉ／Ｏ一括処理方式では、
出力は任意のＩ／Ｏビンのひとつだけであり、他のＩ／
Ｏビンには何も出力されないためである。
一括処理方式に対応したテスターでは、入力ピンが１つ
であるため、Ｉ／Ｏ個別処理方式のダイナミック型ＲＡ
Ｍに対して用いると上記入力ピンに対応した１つのＩ／
Ｏ端子にしかデータが入力されない。また、出力（判定
値）については、Ｉ／Ｏ一括処理方式に対応したテスタ
ーをＩ／Ｏ個別処理方式に対応したダイナミック型ＲＡ
Ｍに用いると、アンド処理ができず全てフエイル〈ＦＡ
ＩＬ）になる。この理由は、Ｉ／Ｏ一括処理方式では、
出力は任意のＩ／Ｏビンのひとつだけであり、他のＩ／
Ｏビンには何も出力されないためである。
この発明の目的は、基本的にはＩ／Ｏ一括処理方弐を採
りつつ、Ｉ／Ｏ個別処理方式のテスターにも対応できる
新規な半導体記４ｆｉ装置のテスト方式を提供すること
にある。
りつつ、Ｉ／Ｏ個別処理方式のテスターにも対応できる
新規な半導体記４ｆｉ装置のテスト方式を提供すること
にある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、複数ビットの単位でメモリアクセスが行われ
る半導体記憶装置において、複数からなる入出力端子の
うち任意の１つの人出力端子から書き込みデータを入力
し、内部のテスト回路にて入出力線に読み出される全部
のデータの判定を行うとともに、その判定結果を上記全
ての入出力端子から出力させる． 〔作 用〕 上記した手段によれば、全ての入出力端子から同じ判定
結果が出力されるため、全入出力端子に対してアンド処
理を行うＩ／Ｏ個別処理方式のテスターにもそのまま適
用できる。
る半導体記憶装置において、複数からなる入出力端子の
うち任意の１つの人出力端子から書き込みデータを入力
し、内部のテスト回路にて入出力線に読み出される全部
のデータの判定を行うとともに、その判定結果を上記全
ての入出力端子から出力させる． 〔作 用〕 上記した手段によれば、全ての入出力端子から同じ判定
結果が出力されるため、全入出力端子に対してアンド処
理を行うＩ／Ｏ個別処理方式のテスターにもそのまま適
用できる。
第１図には、この発明に係るテスト方弐を説明するため
のダイナミック型ＲＡＭの一実施例の概略ブロック図が
示されている．同図においては、この発明に係るテスト
方式の理解を容易にするためにテストモードに着目した
信号経路のみが示されている。
のダイナミック型ＲＡＭの一実施例の概略ブロック図が
示されている．同図においては、この発明に係るテスト
方式の理解を容易にするためにテストモードに着目した
信号経路のみが示されている。
この実施例のダイナミック型ＲＡＭは、×４ビットの単
位でメモリアクセスを行うものであるため、基本的には
４つのメモリマットＭ Ｏ −Ｍ ３から措戒される。
位でメモリアクセスを行うものであるため、基本的には
４つのメモリマットＭ Ｏ −Ｍ ３から措戒される。
上記メモリマットＭＯないしＭ３に対応して、入出力回
路１０ＢＯないし■○Ｂ３が設けられる。これら入出力
回路ＩＯＢＯないしｒＯＢ３に対応して設けられる端子
ＤＯないしＤ３は入出力端子とされる。
路１０ＢＯないし■○Ｂ３が設けられる。これら入出力
回路ＩＯＢＯないしｒＯＢ３に対応して設けられる端子
ＤＯないしＤ３は入出力端子とされる。
テストモードでの書き込みは、入出力回路ＩＯＢＯない
しＩＯＢ３のうち、１つの人出力端子ＤＯに対応された
入出力回路ＩＯＢＯの入力回路のみが動作状態になり、
他の人出力回路ＩＯＢＩないしｔＯＢ３は非動作状態の
ままにされる。これにより、端子ＤＯないしＤ３のうち
、端子ＤＯからのデータのみが有効になって内部に取り
込まれ、他の端子ＤＩないしＤ３のデータは無効にされ
る．上記端子ＤＯから入力されたデータは、各メモリマ
ソトＭＯ〜Ｍ３の選択されたメモリセルに対して同時に
書き込まれる。同図では、内部に設けられたテスト回路
ＴＳＴを通して、上記端子ＤＯからのデータが４つのメ
モリマントＭＯないしＭ３に伝えられるように表されて
いるが、実際にはテスト回路とは実質的に関係の無い後
述するようなセレクタが同時選択状態にされることによ
り、同じデータが上記４つのメモリマントに書き込み信
号として伝えらるようになっている。
しＩＯＢ３のうち、１つの人出力端子ＤＯに対応された
入出力回路ＩＯＢＯの入力回路のみが動作状態になり、
他の人出力回路ＩＯＢＩないしｔＯＢ３は非動作状態の
ままにされる。これにより、端子ＤＯないしＤ３のうち
、端子ＤＯからのデータのみが有効になって内部に取り
込まれ、他の端子ＤＩないしＤ３のデータは無効にされ
る．上記端子ＤＯから入力されたデータは、各メモリマ
ソトＭＯ〜Ｍ３の選択されたメモリセルに対して同時に
書き込まれる。同図では、内部に設けられたテスト回路
ＴＳＴを通して、上記端子ＤＯからのデータが４つのメ
モリマントＭＯないしＭ３に伝えられるように表されて
いるが、実際にはテスト回路とは実質的に関係の無い後
述するようなセレクタが同時選択状態にされることによ
り、同じデータが上記４つのメモリマントに書き込み信
号として伝えらるようになっている。
これに対して、各メモリマットＭＯないしＭ３から読み
出されたデータは、テスト回路ＴＳＴに伝えられ、ここ
で一致／不一致の判定が行われる。
出されたデータは、テスト回路ＴＳＴに伝えられ、ここ
で一致／不一致の判定が行われる。
このテスト回路ＴＳＴにより形威された判定結果は、上
記４つの入出力回路ＩＯＢＯないしＴＯＢ３の全てに伝
えられる．これより、端子ＤｏないしＤ３からは、同じ
判定結果が出力されることになる。
記４つの入出力回路ＩＯＢＯないしＴＯＢ３の全てに伝
えられる．これより、端子ＤｏないしＤ３からは、同じ
判定結果が出力されることになる。
書き込み動作において、従来のＩ／Ｏ一括処理方式では
、上記いずれか１つの端子、例えばＤＯから入力された
データが全メモリマントＭＯ〜Ｍ３に同時に書き込まれ
る．したがって、この点においてこの実施例のテスト方
式が適用されたデバイスでは、Ｉ／Ｏ一括処理方式と同
じに書き込みができる．一方、従来のＩ／Ｏ個別処理方
式では、全ての端子ｐＯないしＤ３からそれぞれ独立し
てデータの書き込みが行われる．しかし、この実施例の
テスト方式が適用されたデバイスに対して、上記Ｉ／Ｏ
個別処理方式のようにデータを入力しても、１つの端子
から入力されたデータが有効となり、他の３つの端子か
ら入力されたデータが無効になるため、みかけ上何等問
題なく書き込み動作を行うことができるものである。
、上記いずれか１つの端子、例えばＤＯから入力された
データが全メモリマントＭＯ〜Ｍ３に同時に書き込まれ
る．したがって、この点においてこの実施例のテスト方
式が適用されたデバイスでは、Ｉ／Ｏ一括処理方式と同
じに書き込みができる．一方、従来のＩ／Ｏ個別処理方
式では、全ての端子ｐＯないしＤ３からそれぞれ独立し
てデータの書き込みが行われる．しかし、この実施例の
テスト方式が適用されたデバイスに対して、上記Ｉ／Ｏ
個別処理方式のようにデータを入力しても、１つの端子
から入力されたデータが有効となり、他の３つの端子か
ら入力されたデータが無効になるため、みかけ上何等問
題なく書き込み動作を行うことができるものである。
判定値の出力において、従来のＩ／Ｏ一括処理方式のデ
バイスでは、上記４つ端子のうち入力端子として用いた
１つの端子ＤＯを除いた残り３つの端子ＤＩないしＤ３
のうち、１つの端子Ｄ３等からパス（ＰＡＳＳ）／フエ
イル（ＦＡＩＬ）の判定結果を出力する。この実施例の
テスト方式では、４つの端子ＤＯないしＤ３の全てに上
記判定結果を出力するものであるが、上記Ｉ／Ｏ一括処
理方式に対応したテスターにおいて残り３つの判定結果
を受け付ける機能がない。これにより、Ｉ／Ｏ一括処理
方式に対応したテスターにおいて、残り３つの判定結果
が無効にされるから問題なくこの発明に係るテスト方式
を採用したデバイスの判定結果を処理できる。一方、従
来のＩ／Ｏ個別処理方式のデバイスでは、各メモリマン
トＭＯないしＭ３に対応した判定結果が、それぞれの入
出力回路１０ＢＯないしＩＯＢ３を通して端子ＤＯない
しＤ３から出力される．それ故、端子ＤｏないしＤ３か
ら出力される判定結果は、テスター側にアンド処理が行
われて最終判定結果を得るものである。この実施例のテ
スト方式では、４つの端子ＤｏないしＤ３の全てに上記
同じ判定結果を出力するものである。したがって、Ｉ／
Ｏ個別処理方式のテスターにおいてアンド処理を行って
も同じ最柊結果が得られる。
バイスでは、上記４つ端子のうち入力端子として用いた
１つの端子ＤＯを除いた残り３つの端子ＤＩないしＤ３
のうち、１つの端子Ｄ３等からパス（ＰＡＳＳ）／フエ
イル（ＦＡＩＬ）の判定結果を出力する。この実施例の
テスト方式では、４つの端子ＤＯないしＤ３の全てに上
記判定結果を出力するものであるが、上記Ｉ／Ｏ一括処
理方式に対応したテスターにおいて残り３つの判定結果
を受け付ける機能がない。これにより、Ｉ／Ｏ一括処理
方式に対応したテスターにおいて、残り３つの判定結果
が無効にされるから問題なくこの発明に係るテスト方式
を採用したデバイスの判定結果を処理できる。一方、従
来のＩ／Ｏ個別処理方式のデバイスでは、各メモリマン
トＭＯないしＭ３に対応した判定結果が、それぞれの入
出力回路１０ＢＯないしＩＯＢ３を通して端子ＤＯない
しＤ３から出力される．それ故、端子ＤｏないしＤ３か
ら出力される判定結果は、テスター側にアンド処理が行
われて最終判定結果を得るものである。この実施例のテ
スト方式では、４つの端子ＤｏないしＤ３の全てに上記
同じ判定結果を出力するものである。したがって、Ｉ／
Ｏ個別処理方式のテスターにおいてアンド処理を行って
も同じ最柊結果が得られる。
これにより、この発明に係るテスト方式を採用したデバ
イスは、従来のＩ／Ｏ一括処理方式に対応したテスター
と、Ｉ／Ｏ個別処理方式に対応したテスターとのいずれ
にでも選別試験を行うことができるものとなる。
イスは、従来のＩ／Ｏ一括処理方式に対応したテスター
と、Ｉ／Ｏ個別処理方式に対応したテスターとのいずれ
にでも選別試験を行うことができるものとなる。
第２図には、この発明に係るテスト方式を採用したダイ
ナミンク型ＲＡＭの一実施例のブロック図が示されてい
る。
ナミンク型ＲＡＭの一実施例のブロック図が示されてい
る。
この実施例では、特に制限されないが、約４Ｍビットの
ダイナミック型ＲＡＭに向けられている．この実施例で
は、マスタースライス方式により、×４ビソト構戒と×
１ビット構戊との切り換えが可能にされる。それ故、人
出力回路は、×４ビント構戒に対応させるため端子Ｄｏ
ないしＤ３に対応した４つの回路１０Ｂ（ｌないしＩＯ
Ｂ３が設けられる。また、×１ビフトｔｉ戊では、入力
回路と出力回路とが分離されるため出力回路ＤＯＢとそ
れに対応した出力端子Ｄｏｕｔが設けられる。入力回路
は、上記４つの入出力回路１０ＢＯないしＩ○Ｂ３のう
ちの１つが入力回路として用いられる．メモリマットは
、それぞれが約ＩＭビットの記憧容量を持つようにされ
る。高速読み出し動作等のために、それぞれが４つのメ
モリアレイに分けられる．すなわち、１つのメモリマン
トは例えばメモリアレイＭＯＯないしＭＯ３から構威さ
れる．したがって、１つのメモリアレイは、約２５６Ｋ
ビットの記憶容量を持つようにされる。メモリアレイＭ
００，ＭｏｌとＭＯ２．ＭＯ３は、Ｘアドレスデコーダ
．ドライバＸＤＣ，ＤＶＱにより分けられる。これによ
り、１つのワード線に結合されるメモリセルの数が半分
になり（１０２４個）ワード線の選択動作を高速化でき
る．上記Ｘアドレスデコーダ．ドライバＸＤＣ，ＤＶＯ
を中心にして上記のようにメモリマントが上下に分割し
て配置される． 上記メモリメモリアレは、Ｍ００とＭｏｌ及びＭＯ２と
ＭＯ３のように左右に分離される。これより、１つの相
補データ線（ビット線又はディジット線）に結合される
メモリセルの数を半分（２５６個）に減らし、その寄生
容量を小さくしメモリセルからの読み出し信号のレベル
を実質的に大きくしている．上記左右に分割されたメモ
リアレイＭＯＯとＭＯＩ又はＭＯ２とＭＯ３は、それぞ
れ２対の入出力線が設けられる．それ故、１つのメモリ
アレイからは２ビントの単位での読み出し、書き込みが
可能になる。上記２対づつの入出力線のうち、一方の入
出力線は交差されて第１のセレクタＳＬＩＯ，ＳＬＩＩ
に入力される．この第１のセレクタＳＬＩＯとＳＬＩＩ
は、Ｘ系のアドレス信号Ａ９等により択一的に選択状態
にされる。
ダイナミック型ＲＡＭに向けられている．この実施例で
は、マスタースライス方式により、×４ビソト構戒と×
１ビット構戊との切り換えが可能にされる。それ故、人
出力回路は、×４ビント構戒に対応させるため端子Ｄｏ
ないしＤ３に対応した４つの回路１０Ｂ（ｌないしＩＯ
Ｂ３が設けられる。また、×１ビフトｔｉ戊では、入力
回路と出力回路とが分離されるため出力回路ＤＯＢとそ
れに対応した出力端子Ｄｏｕｔが設けられる。入力回路
は、上記４つの入出力回路１０ＢＯないしＩ○Ｂ３のう
ちの１つが入力回路として用いられる．メモリマットは
、それぞれが約ＩＭビットの記憧容量を持つようにされ
る。高速読み出し動作等のために、それぞれが４つのメ
モリアレイに分けられる．すなわち、１つのメモリマン
トは例えばメモリアレイＭＯＯないしＭＯ３から構威さ
れる．したがって、１つのメモリアレイは、約２５６Ｋ
ビットの記憶容量を持つようにされる。メモリアレイＭ
００，ＭｏｌとＭＯ２．ＭＯ３は、Ｘアドレスデコーダ
．ドライバＸＤＣ，ＤＶＱにより分けられる。これによ
り、１つのワード線に結合されるメモリセルの数が半分
になり（１０２４個）ワード線の選択動作を高速化でき
る．上記Ｘアドレスデコーダ．ドライバＸＤＣ，ＤＶＯ
を中心にして上記のようにメモリマントが上下に分割し
て配置される． 上記メモリメモリアレは、Ｍ００とＭｏｌ及びＭＯ２と
ＭＯ３のように左右に分離される。これより、１つの相
補データ線（ビット線又はディジット線）に結合される
メモリセルの数を半分（２５６個）に減らし、その寄生
容量を小さくしメモリセルからの読み出し信号のレベル
を実質的に大きくしている．上記左右に分割されたメモ
リアレイＭＯＯとＭＯＩ又はＭＯ２とＭＯ３は、それぞ
れ２対の入出力線が設けられる．それ故、１つのメモリ
アレイからは２ビントの単位での読み出し、書き込みが
可能になる。上記２対づつの入出力線のうち、一方の入
出力線は交差されて第１のセレクタＳＬＩＯ，ＳＬＩＩ
に入力される．この第１のセレクタＳＬＩＯとＳＬＩＩ
は、Ｘ系のアドレス信号Ａ９等により択一的に選択状態
にされる。
これにより、上記２ビットの読み出し信号は、２つのメ
インアンプＭＡＯとＭＡＩにより増幅される．これらメ
インアンプＭＡＯとＭＡＬの出力信号は、第１のテスト
回８ＴｓＩＯにより一致／不一ｊＩ＆の判定出力ＪＯ，
ＪＯが形威される。
インアンプＭＡＯとＭＡＩにより増幅される．これらメ
インアンプＭＡＯとＭＡＬの出力信号は、第１のテスト
回８ＴｓＩＯにより一致／不一ｊＩ＆の判定出力ＪＯ，
ＪＯが形威される。
なお、×４ビット構戒の通常のメモリ動作においては、
上記メインアンプＭＡＯとＭＡＩの出力信号は、第２の
セレククＳＬ２０により一方が選択状態になり、対応す
る入出力回路１０ＢＯを介して端子ＤＯから出力される
。書き込み動作のときには、上記逆の信号伝達経路で書
き込みが行われる。×１ビット構成のときには、Ｘ系の
アドレス信号とＹ系のアドレス信号により選択される第
３のセレタクＳＬ３０を通して、このとき動作状態にな
るデータ出力バッファＤＯＢを通して出力される．書き
込み動作のきには、入力回路として動作する人出力回路
ＩＯＢＯの出力信号が上記第３のセレクタＳＬ３０なし
いＳ−Ｌ３３のいずれか壱通して入力される。
上記メインアンプＭＡＯとＭＡＩの出力信号は、第２の
セレククＳＬ２０により一方が選択状態になり、対応す
る入出力回路１０ＢＯを介して端子ＤＯから出力される
。書き込み動作のときには、上記逆の信号伝達経路で書
き込みが行われる。×１ビット構成のときには、Ｘ系の
アドレス信号とＹ系のアドレス信号により選択される第
３のセレタクＳＬ３０を通して、このとき動作状態にな
るデータ出力バッファＤＯＢを通して出力される．書き
込み動作のきには、入力回路として動作する人出力回路
ＩＯＢＯの出力信号が上記第３のセレクタＳＬ３０なし
いＳ−Ｌ３３のいずれか壱通して入力される。
他のメモリマットＭ１ないしＭ３に対応したメモリアレ
イＭＩＯ〜Ｍ１３ないしＭ３Ｑ−Ｍ３３にも、上記同様
な構戒の第１のセレクタＳＬ１２，ＳＬ１３ないしＳＬ
ｌ６．ＳＬ１７、メイアンプＭＡ２ないしＭＡ？、第１
のテスト回路ＴＳＩＩないしＴＳ１３、第２のセレクタ
ＳＬ２１ないしＳＬ２３及び上記第３のセレクタＳＬ３
１ないしＳＬ３３が設けられる．また、２つのメモリマ
ットの中央に縦方向にＹデコーダ．ドライバＹＤＣ，Ｄ
Ｖ０．１が設けられる． 第２のテスト回路ＴＳ２は、上記各メモリマントに対応
して設けられた個別の第１のテスト回路ＴＳＯなしいＴ
Ｓ３の出力信号ＪＯ，ＪＯないしＪ３，Ｊ３を受けて、
全一致／不一致の判定動作を行う．この判定結果は、テ
スト判定セレタクＳＬＴを介して、上記各入出力回路１
０ＢＯないし１０Ｂ３が共通に接続された共通入出力線
に伝えられる． テストモードのとき、第３のセレクタＳＬ３０なしいＳ
Ｌ３３を同時に選択状態にし、端子ＤＯ等から入力され
た同しデータが、全メモリマ，ットに書き込み信号とし
て伝えられる。また、テストモードのときの判定結果は
、上記第２と第３のセレクタが全て非選択状ｆ漂（出力
ハイインピーダンス状態）となり、上記テスト判定セレ
クタタＳｆ，Ｔが選択状態どこなって、第２のテスト回
路ＴＳ２の判定出力を全人出力回路１０ＢＯないし１０
Ｂ３を通して出力させろものである。
イＭＩＯ〜Ｍ１３ないしＭ３Ｑ−Ｍ３３にも、上記同様
な構戒の第１のセレクタＳＬ１２，ＳＬ１３ないしＳＬ
ｌ６．ＳＬ１７、メイアンプＭＡ２ないしＭＡ？、第１
のテスト回路ＴＳＩＩないしＴＳ１３、第２のセレクタ
ＳＬ２１ないしＳＬ２３及び上記第３のセレクタＳＬ３
１ないしＳＬ３３が設けられる．また、２つのメモリマ
ットの中央に縦方向にＹデコーダ．ドライバＹＤＣ，Ｄ
Ｖ０．１が設けられる． 第２のテスト回路ＴＳ２は、上記各メモリマントに対応
して設けられた個別の第１のテスト回路ＴＳＯなしいＴ
Ｓ３の出力信号ＪＯ，ＪＯないしＪ３，Ｊ３を受けて、
全一致／不一致の判定動作を行う．この判定結果は、テ
スト判定セレタクＳＬＴを介して、上記各入出力回路１
０ＢＯないし１０Ｂ３が共通に接続された共通入出力線
に伝えられる． テストモードのとき、第３のセレクタＳＬ３０なしいＳ
Ｌ３３を同時に選択状態にし、端子ＤＯ等から入力され
た同しデータが、全メモリマ，ットに書き込み信号とし
て伝えられる。また、テストモードのときの判定結果は
、上記第２と第３のセレクタが全て非選択状ｆ漂（出力
ハイインピーダンス状態）となり、上記テスト判定セレ
クタタＳｆ，Ｔが選択状態どこなって、第２のテスト回
路ＴＳ２の判定出力を全人出力回路１０ＢＯないし１０
Ｂ３を通して出力させろものである。
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１１Ｘ４ビソト構或の人出力茄子のうち任意の１つの
入出力端子から書き込みデータを入力し、内部のテスト
回路にて人出力線に読み出される全部のデータの判定を
行うとともに、その判定結果を上記全ての入出力端子か
ら出力させる構成を採ることより、従来のＩ／Ｏ一括処
理方式とＩ／Ｏ個別処理方式とのどちらかに対応したテ
スターを用いても選別を行うことができるという効果が
得られる。
る。すなわち、 （１１Ｘ４ビソト構或の人出力茄子のうち任意の１つの
入出力端子から書き込みデータを入力し、内部のテスト
回路にて人出力線に読み出される全部のデータの判定を
行うとともに、その判定結果を上記全ての入出力端子か
ら出力させる構成を採ることより、従来のＩ／Ｏ一括処
理方式とＩ／Ｏ個別処理方式とのどちらかに対応したテ
スターを用いても選別を行うことができるという効果が
得られる。
（２）上記（１）より、テストａＪＷの簡素化が可能に
なるという効果が得られる。
なるという効果が得られる。
以上発明者によってなされた発明を実施例に基づき具体
的に説明したが、本願発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、この発明が適用
される半導体記憶装置は、グイナミソク型Ｒ Ａ Ｍの
他、スタティック型Ｒ Ａ Ｍでも同様に適用できる。
的に説明したが、本願発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、この発明が適用
される半導体記憶装置は、グイナミソク型Ｒ Ａ Ｍの
他、スタティック型Ｒ Ａ Ｍでも同様に適用できる。
その記憶容量は、約４Ｍビットの｛ｔｔｌ、ｌＭピント
あるいは１６Ｍビット等種々の実施形態を採ることがで
きる。また、並列に書き込み／読み出しが行われるビッ
ト数は、×４ビットの他、８ビソ１・等であってもよい
ことはいうまでもない。
あるいは１６Ｍビット等種々の実施形態を採ることがで
きる。また、並列に書き込み／読み出しが行われるビッ
ト数は、×４ビットの他、８ビソ１・等であってもよい
ことはいうまでもない。
判定結果の出力方式は、上記２値方式でもよいし３値方
式あるいはそれ以外の方式を採るものであってもよい。
式あるいはそれ以外の方式を採るものであってもよい。
この発明は、半導体記憶装置のテスト方式として広く利
用できる。
用できる。
本願において開示れる発明のうち代表的なものによって
得られる効果を簡単に説明すれば、下記の通りである。
得られる効果を簡単に説明すれば、下記の通りである。
すなわち、×４ビット等のような複数ビット構戒の入出
力端子のうち任意の１つの入出力端子から書き込みデー
タを入力し、内部のテスト回路にて入出力線に読み出さ
れる全部のデータの判定を行うとともに、その判定結果
を上記全ての入出力端子から出力させる構或を採る．こ
れにより、従来のＩ／Ｏ一括処理方式とＩ／Ｏ個別処理
方式とのどちらかに対応したテスターを用いても選別を
行うことができる。
力端子のうち任意の１つの入出力端子から書き込みデー
タを入力し、内部のテスト回路にて入出力線に読み出さ
れる全部のデータの判定を行うとともに、その判定結果
を上記全ての入出力端子から出力させる構或を採る．こ
れにより、従来のＩ／Ｏ一括処理方式とＩ／Ｏ個別処理
方式とのどちらかに対応したテスターを用いても選別を
行うことができる。
第ｉ図は、この発明に係るテスト方式を説明するための
ダイナミック型ＲＡＭの一実施例を示す概略ブロフク図
、 第２図は、この発明に係るテスト方式を採用したダイナ
ミック型ＲＡＭの一実施例を示すブロック図である。
ダイナミック型ＲＡＭの一実施例を示す概略ブロフク図
、 第２図は、この発明に係るテスト方式を採用したダイナ
ミック型ＲＡＭの一実施例を示すブロック図である。
Claims (1)
- 【特許請求の範囲】 １、複数ビットの単位でメモリアクセスが行われる半導
体記憶装置において、複数からなる入出力端子のうち、
任意の１つの入出力端子から書き込みデータを入力し、
テスト回路にて入出力線に読み出される全部のデータの
判定を行い、その判定結果を上記全ての入出力端子から
出力させることを特徴とする半導体記憶装置のテスト方
式。 ２、上記半導体記憶装置は、ダイナミック型ＲＡＭであ
ることを特徴とする特許請求の範囲第１項記載の半導体
記憶装置のテスト方式。 ３、上記テスト回路は、一対の入出力線に読み出された
信号の比較一致を検出する第１のテスト回路群と、上記
第１のテスト回路群の各出力信号を受けて、その比較一
致を検出して、上記全ての入出力端子から出力すべき判
定結果を形成する第２のテスト回路からなるものである
ことを特徴とする特許請求の範囲第１又は第２項記載の
半導体記憶装置のテスト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1184703A JP2753335B2 (ja) | 1989-07-19 | 1989-07-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1184703A JP2753335B2 (ja) | 1989-07-19 | 1989-07-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0352200A true JPH0352200A (ja) | 1991-03-06 |
| JP2753335B2 JP2753335B2 (ja) | 1998-05-20 |
Family
ID=16157897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1184703A Expired - Fee Related JP2753335B2 (ja) | 1989-07-19 | 1989-07-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2753335B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0896598A (ja) * | 1994-09-22 | 1996-04-12 | Nec Corp | 半導体記憶装置 |
-
1989
- 1989-07-19 JP JP1184703A patent/JP2753335B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0896598A (ja) * | 1994-09-22 | 1996-04-12 | Nec Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2753335B2 (ja) | 1998-05-20 |
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|---|---|---|---|
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