JPH0352254A - Ｍｏｓ型半導体装置およびその製造方法 - Google Patents
Ｍｏｓ型半導体装置およびその製造方法Info
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- JPH0352254A JPH0352254A JP1188301A JP18830189A JPH0352254A JP H0352254 A JPH0352254 A JP H0352254A JP 1188301 A JP1188301 A JP 1188301A JP 18830189 A JP18830189 A JP 18830189A JP H0352254 A JPH0352254 A JP H0352254A
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- Japan
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- fuse
- polycrystalline silicon
- metal silicide
- melting point
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は不良救済用の冗長機能を有するＭＯＳ型半導
体装置に関し、製造後に切断することで冗長機能を使用
可能にするための制御信号が発生されるように構成され
たヒューズ素子を含むＭＯＳ型半導体装置およびその製
造方法に関する。
体装置に関し、製造後に切断することで冗長機能を使用
可能にするための制御信号が発生されるように構成され
たヒューズ素子を含むＭＯＳ型半導体装置およびその製
造方法に関する。
（従来の技術）
半導体装置には不良救済のために冗長機能が付加されて
いるものがあり、この冗長機能を構成する回路は一般に
リダンダンシー回路と称されている。例えば半導体メモ
リでは、不良メモリセルが発見された場合、良品のメモ
リセルと置換えができるリダンダンシー回路が内蔵され
ている。このようなりダンダンシー回路では、数行のり
ダンダンシー用のメモリセル配列がメモリマトリクス内
に設けられており、一般にヒューズと称される配線部分
をレーザービーム等を用いて切断することにより、不良
メモリセルを含むメモリセル配列をリダンダンシー用の
メモリセル配列と置き換えるための信号が生成され、不
良メモリセルの回路部分が救済されるようになっている
。
いるものがあり、この冗長機能を構成する回路は一般に
リダンダンシー回路と称されている。例えば半導体メモ
リでは、不良メモリセルが発見された場合、良品のメモ
リセルと置換えができるリダンダンシー回路が内蔵され
ている。このようなりダンダンシー回路では、数行のり
ダンダンシー用のメモリセル配列がメモリマトリクス内
に設けられており、一般にヒューズと称される配線部分
をレーザービーム等を用いて切断することにより、不良
メモリセルを含むメモリセル配列をリダンダンシー用の
メモリセル配列と置き換えるための信号が生成され、不
良メモリセルの回路部分が救済されるようになっている
。
ここで、ＭＯＳ型メモリにおける従来のりダンダンシ−
回路の製造方法を第４図の断面図により説明する。図に
おいて左側のＡの領域がＭＯＳＦＥＴ形成領域、右側の
Ｂの領域がヒューズ形成領域を示す。
回路の製造方法を第４図の断面図により説明する。図に
おいて左側のＡの領域がＭＯＳＦＥＴ形成領域、右側の
Ｂの領域がヒューズ形成領域を示す。
Ｎ型半導体基板３Ｉ上にＰ型の半導体層（Ｐ−ウエル）
３２を形威し、素子分離絶縁膜３３を形成する。
３２を形威し、素子分離絶縁膜３３を形成する。
次に、ゲート酸化膜３４を形成後、ＭＯＳＦＥＴのゲー
ト電極を多結晶シリコン３５により形或するが、それと
同時にリダンダンンシ−回路のヒューズとして用いる多
結晶シリコン３５もヒューズ形成領域Ｂに堆積される。
ト電極を多結晶シリコン３５により形或するが、それと
同時にリダンダンンシ−回路のヒューズとして用いる多
結晶シリコン３５もヒューズ形成領域Ｂに堆積される。
次に、層間絶縁膜３６及び３７を堆積した後、コンタク
トホール３８を異方性エッチングにより開口し、全面に
配線材料をスバツタ堆積し、これをバターニングして配
線３９を形成する。
トホール３８を異方性エッチングにより開口し、全面に
配線材料をスバツタ堆積し、これをバターニングして配
線３９を形成する。
その後、レーザービーム照射用の窓４０を異方性エッチ
ングにより開口し、前面に絶縁膜４１を堆積する。
ングにより開口し、前面に絶縁膜４１を堆積する。
このように、リダンダンシ−回路のヒューズは、一般に
ＭＯＳＦＥＴ形成工程におけるゲート電極配線と同一工
程で形成される。そして、最近ではこのゲート電極配線
は低抵抗化対策により、高融点金属ケイ化層（高融点金
属シリサイド）と多結晶シリコンによる多層構造、いわ
ゆるポリサイド構造配線が用いられることが多くなって
いる。
ＭＯＳＦＥＴ形成工程におけるゲート電極配線と同一工
程で形成される。そして、最近ではこのゲート電極配線
は低抵抗化対策により、高融点金属ケイ化層（高融点金
属シリサイド）と多結晶シリコンによる多層構造、いわ
ゆるポリサイド構造配線が用いられることが多くなって
いる。
そこで、リダンダンシー回路のヒューズも当然ポリサイ
ド構造配線が用いられることになる。しかしながら、ヒ
ューズにポリサイド構造配線を用いると、多結晶シリコ
ンのみの場合より不良救済の成功率が低下するという問
題がある。その理由は高融点金属シリサイド層が多結晶
シリコンに比べてレーザービーム・エネルギーを反射し
易く、ヒューズが容易に溶解しなくなるからである。
ド構造配線が用いられることになる。しかしながら、ヒ
ューズにポリサイド構造配線を用いると、多結晶シリコ
ンのみの場合より不良救済の成功率が低下するという問
題がある。その理由は高融点金属シリサイド層が多結晶
シリコンに比べてレーザービーム・エネルギーを反射し
易く、ヒューズが容易に溶解しなくなるからである。
（発明が解決しようとする課題）
このように従来では、ヒューズにポリサイド構造配線を
用いると、レーザービームによりこのヒューズを切断す
る場合、高融点金属シリサイド層が多結晶シリコンに比
べてレーザービーム・エネルギーを反射し易く、容易に
溶解しなくなるので、多結晶シリコンのみの場合より不
良救済の成功率が低下するという問題がある。
用いると、レーザービームによりこのヒューズを切断す
る場合、高融点金属シリサイド層が多結晶シリコンに比
べてレーザービーム・エネルギーを反射し易く、容易に
溶解しなくなるので、多結晶シリコンのみの場合より不
良救済の成功率が低下するという問題がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、ＭＯＳＦＥＴのゲート電極にポリサ
イド構造配線を用いた場合でも、不良救済率の低下しな
いリダンダンシー回路用のヒューズを有するＭＯＳ型半
導体装置及びその製造方法を提供することにある。
あり、その目的は、ＭＯＳＦＥＴのゲート電極にポリサ
イド構造配線を用いた場合でも、不良救済率の低下しな
いリダンダンシー回路用のヒューズを有するＭＯＳ型半
導体装置及びその製造方法を提供することにある。
［発明の構成コ
（課題を解決するための手段）
この発明のＭＯＳ型半導体装置は、ＭＯＳ型トランジス
タのゲート電極を多結晶シリコン層及び高融点金属シリ
サイド層の積層構造で構成し、前記ヒューズ素子が多結
晶シリコン層のみで構成される。
タのゲート電極を多結晶シリコン層及び高融点金属シリ
サイド層の積層構造で構成し、前記ヒューズ素子が多結
晶シリコン層のみで構成される。
不良救済用の冗長機能を有し、この冗長磯能を使用する
際に切断されるヒューズ素子をＭ Ｏ Ｓ型トランジス
タと共に同一半導体基板上に構成するＭＯＳ型半導体装
置の製造方広において、半導体基板上に多結晶シリコン
層を堆積する工程と、前記多結晶シリコン層上に高融点
金属シリサイド層を堆積する工程と、前記多結晶シリコ
ン層及び高融点金属シリサイド層からなる積層構造をバ
ターニングしてＭＯＳ型トランジスタのゲート電極及び
ヒューズ素子を形或する工程と、前記ヒューズ素子を構
成する前記積層構造の高融点金属シリサイド層を除去す
る工程とから構成される。
際に切断されるヒューズ素子をＭ Ｏ Ｓ型トランジス
タと共に同一半導体基板上に構成するＭＯＳ型半導体装
置の製造方広において、半導体基板上に多結晶シリコン
層を堆積する工程と、前記多結晶シリコン層上に高融点
金属シリサイド層を堆積する工程と、前記多結晶シリコ
ン層及び高融点金属シリサイド層からなる積層構造をバ
ターニングしてＭＯＳ型トランジスタのゲート電極及び
ヒューズ素子を形或する工程と、前記ヒューズ素子を構
成する前記積層構造の高融点金属シリサイド層を除去す
る工程とから構成される。
（作 用）
この発明では半導体基板上にＭＯＳＦＥＴを形成するた
めのゲート電極及びリダンダンシー回路ヒューズの部分
の配線材料として、多結晶シリコン層とこの多結晶シリ
コン層上に高融点金属シリサイドを堆積させる。その後
、層間絶縁膜を堆積して各配線のバターニングを行い、
次に、リダンダンシー回路ヒューズ部分のみを開口して
高融点金属シリサ・イド層のみを選択的にエッチングし
、多結晶シリコン層を最、Ｌ層に露出させる。これにり
、多結晶シリコン層のみからなるヒューズ用の配線層が
形成される。また、２層以上の高融点金属シリサイド層
が堆積される場合でも、ヒューズ用配線層上の高融点金
属シリサイド層は選択的にエッチング除去する。
めのゲート電極及びリダンダンシー回路ヒューズの部分
の配線材料として、多結晶シリコン層とこの多結晶シリ
コン層上に高融点金属シリサイドを堆積させる。その後
、層間絶縁膜を堆積して各配線のバターニングを行い、
次に、リダンダンシー回路ヒューズ部分のみを開口して
高融点金属シリサ・イド層のみを選択的にエッチングし
、多結晶シリコン層を最、Ｌ層に露出させる。これにり
、多結晶シリコン層のみからなるヒューズ用の配線層が
形成される。また、２層以上の高融点金属シリサイド層
が堆積される場合でも、ヒューズ用配線層上の高融点金
属シリサイド層は選択的にエッチング除去する。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図（ａ）ないし（ｄ）はこの発明をリダンダンシー
回路を含むＭＯＳ型メモリの製造方法に実施した場合の
製造工程を順次示す断面図である。
回路を含むＭＯＳ型メモリの製造方法に実施した場合の
製造工程を順次示す断面図である。
図において、左側の領域ＡがＭＯＳＦＥＴ形成領域、右
側の領域Ｂがヒューズ形成領域を示す。
側の領域Ｂがヒューズ形成領域を示す。
まず、第１図（ａ）に示すようにＮ型（面方位１００）
の半導体基板１１上にＰ型の半導体層（Ｐ一ウエル）
１２を形成した後、例えばＬＯＣＯＳ法により、素子分
離絶縁膜１３を形成する。次に、ＭＯＳＦＥＴを形成す
るためにゲート酸化膜１４を２００人程度形成した後、
ＭＯＳＦＥＴのゲート電極及びリダンダンンシー回路の
ヒューズとして用いる多結晶シリコン層１５を２ ０
０ ０人程度堆積し、続いて高融点金属シリサイド層１
８（例えばモリブデンシリサイド（ ＭｏＳ ｔＸ（
ｔ： ｅ Ｌ Ｘ＞２１） ）を２０００λ程度堆積し
た後、多結晶シリコン層ｌ５、高融点金属シリサイド層
１６を所定の形状にパターニングする。
の半導体基板１１上にＰ型の半導体層（Ｐ一ウエル）
１２を形成した後、例えばＬＯＣＯＳ法により、素子分
離絶縁膜１３を形成する。次に、ＭＯＳＦＥＴを形成す
るためにゲート酸化膜１４を２００人程度形成した後、
ＭＯＳＦＥＴのゲート電極及びリダンダンンシー回路の
ヒューズとして用いる多結晶シリコン層１５を２ ０
０ ０人程度堆積し、続いて高融点金属シリサイド層１
８（例えばモリブデンシリサイド（ ＭｏＳ ｔＸ（
ｔ： ｅ Ｌ Ｘ＞２１） ）を２０００λ程度堆積し
た後、多結晶シリコン層ｌ５、高融点金属シリサイド層
１６を所定の形状にパターニングする。
次に、第１図（ｂ）に示すようにＭＯＳＦＥＴのソース
・ドレイン領域１７をイオン注入により形成する。その
後、フォトレジスト１８を塗布し、露光技術を用いてこ
のフォトレジスト１８に対しヒューズ側の領域Ｂのみ選
択的に開口領域Ｉ９を形成する。
・ドレイン領域１７をイオン注入により形成する。その
後、フォトレジスト１８を塗布し、露光技術を用いてこ
のフォトレジスト１８に対しヒューズ側の領域Ｂのみ選
択的に開口領域Ｉ９を形成する。
次に、第１図（Ｃ）に示すようにフッ化アンモニウム（
ＮＨ４Ｆ）溶液に１分間程度浸漬することにより、レジ
スト１８の開口領域１９が露出しているヒューズとして
の高融点金属シリサイド層１６のみをエッチング除去す
る。
ＮＨ４Ｆ）溶液に１分間程度浸漬することにより、レジ
スト１８の開口領域１９が露出しているヒューズとして
の高融点金属シリサイド層１６のみをエッチング除去す
る。
次に、第１図（ｄ）に示すようにレジスト１８をアルコ
ール等で取り除いた後、層間絶縁膜２０及び２１を全面
に堆積し、続いて、上記ソース・ドレイン領域ｌ７に通
じるコンタクトホール２２を異方性エッチングにより開
口し、全面にＡＩ−Ｃｕ−Ｓｔ合金配線材料をスバッタ
堆積し、これをパターニングしてソース・ドレイン用の
配線２３を形成する。
ール等で取り除いた後、層間絶縁膜２０及び２１を全面
に堆積し、続いて、上記ソース・ドレイン領域ｌ７に通
じるコンタクトホール２２を異方性エッチングにより開
口し、全面にＡＩ−Ｃｕ−Ｓｔ合金配線材料をスバッタ
堆積し、これをパターニングしてソース・ドレイン用の
配線２３を形成する。
その後、層間絶縁膜２０、２ｌに対し異方性エッチング
によりレーザービーム照射用の窓２４を開口し、全面に
絶縁膜２５を堆積する。
によりレーザービーム照射用の窓２４を開口し、全面に
絶縁膜２５を堆積する。
上記実施例方法によれば、ヒューズ形成領域Ｂ側では高
融点金属シリサイド層のみが選択的に除去され、リダン
ダンンシー回路のヒューズは、多結晶シリコンのみで構
成され、レーザービーム・エネルギーを吸収しやすい構
造にできる。よって、ＭＯＳＦＥＴのゲート電極は低抵
抗化したままで容易に切断しやすいヒューズを形成する
ことができる。
融点金属シリサイド層のみが選択的に除去され、リダン
ダンンシー回路のヒューズは、多結晶シリコンのみで構
成され、レーザービーム・エネルギーを吸収しやすい構
造にできる。よって、ＭＯＳＦＥＴのゲート電極は低抵
抗化したままで容易に切断しやすいヒューズを形成する
ことができる。
また、ヒューズ形成領域Ｂ側で高融点金属シリサイド層
のみを選択的に除去する方法は、上記実施例方法に限ら
ず種々の方法が考えられる。例えば前記実施例ではフッ
化アンモニウム（ＮＨ４Ｆ）溶液を使用して高融点金属
シリサイド層ｌ６のみをエッチング除去するようにして
いたが、異方性エッチング技術を用いて露出している高
融点金属シリサイド層ｌ６をエッチング除去するように
してもよい。
のみを選択的に除去する方法は、上記実施例方法に限ら
ず種々の方法が考えられる。例えば前記実施例ではフッ
化アンモニウム（ＮＨ４Ｆ）溶液を使用して高融点金属
シリサイド層ｌ６のみをエッチング除去するようにして
いたが、異方性エッチング技術を用いて露出している高
融点金属シリサイド層ｌ６をエッチング除去するように
してもよい。
また、第２図（ａ）及び（ｂ）の変形例に示すように、
前記第１図の実施例によってＭＯＳＦＥＴを形成した後
、全面に層間絶縁膜２０をＣＶＤ （化学的気相成長）
法により２０００Ａ程度堆積後、ヒューズ形成領域Ｂの
高融点金属シリサイド層１６のみを異方性エッチング技
術を用いて選択的に除去するようにしてもよい。その後
は第１図の実施例の方法と同様に層間絶縁膜２ｌを全面
に堆積し、コンタクトホール２２を異方性エッチングに
より開口し、全面にＡＩ−Ｃｕ−Ｓｉ合金配線材料をス
バッタ堆積し、これをバターニングして配線２３を形成
する。その後、層間絶縁膜２０、２ｌに対し異方性エッ
チングによりレーザービーム照射用の窓２４を開口し、
全面に絶縁膜２５を堆積する。
前記第１図の実施例によってＭＯＳＦＥＴを形成した後
、全面に層間絶縁膜２０をＣＶＤ （化学的気相成長）
法により２０００Ａ程度堆積後、ヒューズ形成領域Ｂの
高融点金属シリサイド層１６のみを異方性エッチング技
術を用いて選択的に除去するようにしてもよい。その後
は第１図の実施例の方法と同様に層間絶縁膜２ｌを全面
に堆積し、コンタクトホール２２を異方性エッチングに
より開口し、全面にＡＩ−Ｃｕ−Ｓｉ合金配線材料をス
バッタ堆積し、これをバターニングして配線２３を形成
する。その後、層間絶縁膜２０、２ｌに対し異方性エッ
チングによりレーザービーム照射用の窓２４を開口し、
全面に絶縁膜２５を堆積する。
第３図（ａ）及び（ｂ）は他の実施例方法を示すもので
あり、この発明を二重ポリサイドゲート構造のＭＯＳ型
メモリの製造方法に実施した場合の製造工程を順次示す
断面図である。図において、左側の領域ＡがＭＯＳＦＥ
Ｔ形成領域、右側の領域Ｂがヒューズ形成領域を示す。
あり、この発明を二重ポリサイドゲート構造のＭＯＳ型
メモリの製造方法に実施した場合の製造工程を順次示す
断面図である。図において、左側の領域ＡがＭＯＳＦＥ
Ｔ形成領域、右側の領域Ｂがヒューズ形成領域を示す。
まず、前記第１図の実施例方法と同様にＭＯＳＦＥＴゲ
ート電極及びリダンダンンシ−回路のヒューズとして用
いる第１層目の多結晶シリコン１５−１及びモリブデン
シリサイド１Ｂ−１を順次堆積し、その後、ヒューズ形
成領域Ｂにおいて露出している高融点金属シリサイド層
１０−１のみを選択的にエッチング除去する。その後、
さらに第２層目の多結晶シリコンｌ５−２及びモリブデ
ンシリサイド１ト２を順次堆積する。この後、前記と同
様の方法により、ヒューズ形成領域Ｂ側の高融点金属シ
リサイド層１Ｂ−２のみを選択的にエッチング除去する
（第３図（ａ））。
ート電極及びリダンダンンシ−回路のヒューズとして用
いる第１層目の多結晶シリコン１５−１及びモリブデン
シリサイド１Ｂ−１を順次堆積し、その後、ヒューズ形
成領域Ｂにおいて露出している高融点金属シリサイド層
１０−１のみを選択的にエッチング除去する。その後、
さらに第２層目の多結晶シリコンｌ５−２及びモリブデ
ンシリサイド１ト２を順次堆積する。この後、前記と同
様の方法により、ヒューズ形成領域Ｂ側の高融点金属シ
リサイド層１Ｂ−２のみを選択的にエッチング除去する
（第３図（ａ））。
次に、層間絶縁膜２０及び２ｌを全面に堆積し、コンタ
クトホール２２を異方性エッチングにより開口し、全面
にＡＩ−Ｃｕ−Ｓｔ合金配線材料をスパッタ堆積し、こ
れをパターニングして配線２３を形成する。その後、層
間絶縁膜２０、２ｌに対し異方性エッチングによりレー
ザービーム照射用の窓２４を開口し、全面に絶縁膜２５
を堆積する。（第３図（ｂ））。
クトホール２２を異方性エッチングにより開口し、全面
にＡＩ−Ｃｕ−Ｓｔ合金配線材料をスパッタ堆積し、こ
れをパターニングして配線２３を形成する。その後、層
間絶縁膜２０、２ｌに対し異方性エッチングによりレー
ザービーム照射用の窓２４を開口し、全面に絶縁膜２５
を堆積する。（第３図（ｂ））。
このようにしてヒューズ用形成領域Ｂ側で高融点金属シ
リサイド層のみを選択的に除去することができ、前記第
１図の実施例と同様にＭＯＳＦＥＴのゲート電極は低抵
抗化したままで容易に切断しやすいヒューズを形戊する
ことができる。この結果、不良のセルの救済効率を高め
ることができる。
リサイド層のみを選択的に除去することができ、前記第
１図の実施例と同様にＭＯＳＦＥＴのゲート電極は低抵
抗化したままで容易に切断しやすいヒューズを形戊する
ことができる。この結果、不良のセルの救済効率を高め
ることができる。
［発明の効果］
以上説明したようにこの発明によれば、ＭＯＳＦＥＴの
ゲート電極にポリサイド構造配線を用いた場合でも、不
良救済率の低下しないリダンダンシー回路用のヒューズ
を有するＭＯＳ型半導体装置及びその製造方法が提供で
きる。
ゲート電極にポリサイド構造配線を用いた場合でも、不
良救済率の低下しないリダンダンシー回路用のヒューズ
を有するＭＯＳ型半導体装置及びその製造方法が提供で
きる。
第１図（ａ）ないし（ｄ）はこの発明の一実施例方法に
よるＭＯＳ型半導体装置の製造方法を工程順に示す断面
図、第２図（ａ）及び（ｂ）は第１図の実施例方法の変
形例を工程順に示す断面図、第３図（ａ）及び（ｂ）は
この発明の他の実施例方法による半導体装置の製造方法
を工程順に示す断面図、第４図は従来のりダンダンンシ
ー回路の製造方法を説明するための断面図である。 １１・・・Ｎ型半導体基板、１２・・・Ｐウエル領，域
、１３・・・素子分離絶縁膜、ｌ４・・・ゲート酸化膜
、１５−１． １５−２・・・多結晶シリコン、１Ｂ−
１． １８−２・・・高融点金属シリサイド、１７・・
・ソース●ドレイン領域、ｌ８・・・フォトレジスト、
１９・・・開口領域、２０． ２１・・・層間絶縁膜、
２２・・・コンタクト、２３・・・配線、２４・・・切
断レーザー用の窓、２５・・・絶縁膜。
よるＭＯＳ型半導体装置の製造方法を工程順に示す断面
図、第２図（ａ）及び（ｂ）は第１図の実施例方法の変
形例を工程順に示す断面図、第３図（ａ）及び（ｂ）は
この発明の他の実施例方法による半導体装置の製造方法
を工程順に示す断面図、第４図は従来のりダンダンンシ
ー回路の製造方法を説明するための断面図である。 １１・・・Ｎ型半導体基板、１２・・・Ｐウエル領，域
、１３・・・素子分離絶縁膜、ｌ４・・・ゲート酸化膜
、１５−１． １５−２・・・多結晶シリコン、１Ｂ−
１． １８−２・・・高融点金属シリサイド、１７・・
・ソース●ドレイン領域、ｌ８・・・フォトレジスト、
１９・・・開口領域、２０． ２１・・・層間絶縁膜、
２２・・・コンタクト、２３・・・配線、２４・・・切
断レーザー用の窓、２５・・・絶縁膜。
Claims (2)
- （１）不良救済用の冗長機能を有し、この冗長機能を使
用する際に切断されるヒューズ素子をＭＯＳ型トランジ
スタと共に同一半導体基板上に構成するＭＯＳ型半導体
装置において、 前記ＭＯＳ型トランジスタのゲート電極を多結晶シリコ
ン層及び高融点金属シリサイド層の積層構造で構成し、 前記ヒューズ素子を多結晶シリコン層のみで構成するこ
と を特徴とする半導体装置。 - （２）不良救済用の冗長機能を有し、この冗長機能を使
用する際に切断されるヒューズ素子をＭＯＳ型トランジ
スタと共に同一半導体基板上に構成するＭＯＳ型半導体
装置の製造方法において、半導体基板上に多結晶シリコ
ン層を堆積する工程と、 前記多結晶シリコン層上に高融点金属シリサイド層を堆
積する工程と、 前記多結晶シリコン層及び高融点金属シリサイド層から
なる積層構造をパターニングしてＭＯＳ型トランジスタ
のゲート電極及びヒューズ素子を形成する工程と、 前記ヒューズ素子を構成する前記積層構造の高融点金属
シリサイド層を除去する工程と を具備したことを特徴とするＭＯＳ型半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1188301A JPH0352254A (ja) | 1989-07-20 | 1989-07-20 | Ｍｏｓ型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1188301A JPH0352254A (ja) | 1989-07-20 | 1989-07-20 | Ｍｏｓ型半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0352254A true JPH0352254A (ja) | 1991-03-06 |
Family
ID=16221219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1188301A Pending JPH0352254A (ja) | 1989-07-20 | 1989-07-20 | Ｍｏｓ型半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0352254A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000150655A (ja) * | 1998-11-05 | 2000-05-30 | Siemens Ag | ヒュ―ズ構造体およびその製造方法 |
| KR100718614B1 (ko) * | 2003-10-24 | 2007-05-16 | 야마하 가부시키가이샤 | 용량 소자와 퓨즈 소자를 구비한 반도체 장치 및 그 제조방법 |
| KR100798803B1 (ko) * | 2006-07-10 | 2008-01-29 | 주식회사 하이닉스반도체 | 반도체 소자의 퓨즈 및 그의 형성방법 |
| US7425472B2 (en) | 2002-08-23 | 2008-09-16 | Micron Technology, Inc. | Semiconductor fuses and semiconductor devices containing the same |
| KR100876832B1 (ko) * | 2007-06-29 | 2009-01-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
-
1989
- 1989-07-20 JP JP1188301A patent/JPH0352254A/ja active Pending
Cited By (8)
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