JPH0352680B2 - - Google Patents
Info
- Publication number
- JPH0352680B2 JPH0352680B2 JP9876283A JP9876283A JPH0352680B2 JP H0352680 B2 JPH0352680 B2 JP H0352680B2 JP 9876283 A JP9876283 A JP 9876283A JP 9876283 A JP9876283 A JP 9876283A JP H0352680 B2 JPH0352680 B2 JP H0352680B2
- Authority
- JP
- Japan
- Prior art keywords
- rows
- memory
- redundant
- columns
- column
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Read Only Memory (AREA)
- Storing Facsimile Image Data (AREA)
Description
【発明の詳細な説明】
この発明は、マトリツクス配置のメモリセルか
ら成り正規アドレツシング可能のメモリセル集団
を少くとも一つ含み、このメモリセル集団の行又
は列が故障したときそれに代つて接続される冗長
メモリセルがが行又は列の形でメモリセル集団の
周縁に配置されている集積メモリ構成要素に関す
るものである。
ら成り正規アドレツシング可能のメモリセル集団
を少くとも一つ含み、このメモリセル集団の行又
は列が故障したときそれに代つて接続される冗長
メモリセルがが行又は列の形でメモリセル集団の
周縁に配置されている集積メモリ構成要素に関す
るものである。
多数の集積メモリ構成要素から成る記憶装置の
検査に当つて欠陥があるメモリ構成要素の同定は
極めて困難であり、多大の労力と時間を費して始
めて可能であるから予め検査したメモリ構成要素
だけを使用する方が経済的である。しかし特別の
検査プログラムによる高密度集積メモリ構成要素
の検査も特に隣り合せたメモリセル間の干渉を調
べる際には長い時間を必要とする。ｎ個のメモリ
セルを含む構成要素の検査にはメモリセルのトポ
グラフイツク配列が知られていない場合2n2の検
査段階が必要となる。従つて高集積メモリ構成要
素の場合検査費用が製作費全体の30％以上に達す
る。そのためトポグラフイツクの仕様を使用者に
提供するようになつた。この場合メモリセル集群
の総ての行と列を連続的に捕えるためにはどのよ
うな順序で外部アドレスをアドレス入力端に加え
ればよいかが示される。トポグラフイの完全な知
識があると各メモリセルを他の総てのメモリセル
に対して検査する必要がないため検査段数は2n
に低下する。
検査に当つて欠陥があるメモリ構成要素の同定は
極めて困難であり、多大の労力と時間を費して始
めて可能であるから予め検査したメモリ構成要素
だけを使用する方が経済的である。しかし特別の
検査プログラムによる高密度集積メモリ構成要素
の検査も特に隣り合せたメモリセル間の干渉を調
べる際には長い時間を必要とする。ｎ個のメモリ
セルを含む構成要素の検査にはメモリセルのトポ
グラフイツク配列が知られていない場合2n2の検
査段階が必要となる。従つて高集積メモリ構成要
素の場合検査費用が製作費全体の30％以上に達す
る。そのためトポグラフイツクの仕様を使用者に
提供するようになつた。この場合メモリセル集群
の総ての行と列を連続的に捕えるためにはどのよ
うな順序で外部アドレスをアドレス入力端に加え
ればよいかが示される。トポグラフイの完全な知
識があると各メモリセルを他の総てのメモリセル
に対して検査する必要がないため検査段数は2n
に低下する。
製作技術の著しい進歩にも拘らず欠陥メモリ構
成要素が占める割合は集積密度の上昇に伴う寸法
縮小の結果以前と変らない。従つて冗長メモリ行
又は列又はその双方を追加して、メモリウエーハ
を特殊のプログラム書換え要素の使用の下に検査
する際メモリセル集団中の欠陥行又は列を置き換
えるようにすることが多くなつた。これによつて
本来は販売に不適当な欠陥チツプが完全に機能す
るものになるので、10倍に達する著しい歩留りの
向上が達成される。
成要素が占める割合は集積密度の上昇に伴う寸法
縮小の結果以前と変らない。従つて冗長メモリ行
又は列又はその双方を追加して、メモリウエーハ
を特殊のプログラム書換え要素の使用の下に検査
する際メモリセル集団中の欠陥行又は列を置き換
えるようにすることが多くなつた。これによつて
本来は販売に不適当な欠陥チツプが完全に機能す
るものになるので、10倍に達する著しい歩留りの
向上が達成される。
冗長行又は列を正規のメモリセル集団の周縁に
まとめてブロツク状に配置することは公知であ
る。
まとめてブロツク状に配置することは公知であ
る。
しかしこのような代替回路はそれぞれの構成要
素によつて異るためそれを使用することによりメ
モリセルの近隣関係についての予備知識が無駄に
なる。従つてこの種の構成要素の検査に対して長
時間を要する非線形検査プログラムが必要とな
る。この難点からの逃げ道としては各メモリ構成
要素に一つの代替回路原案を用意しておくことが
考えられるが、いくつかの理由によりこの考えは
実施不可能である。
素によつて異るためそれを使用することによりメ
モリセルの近隣関係についての予備知識が無駄に
なる。従つてこの種の構成要素の検査に対して長
時間を要する非線形検査プログラムが必要とな
る。この難点からの逃げ道としては各メモリ構成
要素に一つの代替回路原案を用意しておくことが
考えられるが、いくつかの理由によりこの考えは
実施不可能である。
この発明の目的は、交換された行又は列に関す
る知識を必要とすることなくメモリセルの個数に
比例する検査時間をもつて完全な検査ができるよ
うに冗長メモリ要素を持つメモリ構成要素を改良
することである。この目的は特許請求の範囲第１
項および第２項に特徴として挙げた構成を採用す
ることによつて達成される。
る知識を必要とすることなくメモリセルの個数に
比例する検査時間をもつて完全な検査ができるよ
うに冗長メモリ要素を持つメモリ構成要素を改良
することである。この目的は特許請求の範囲第１
項および第２項に特徴として挙げた構成を採用す
ることによつて達成される。
図面に模式的に示した実施例についてこの発明
を更に詳細に説明する。
を更に詳細に説明する。
第１図にマトリツクス配置のメモリセル集団Ｍ
の一部を示す。マトリツクスの行Ｚと列Ｓは直交
する直線で示されている。セル集団Ｍの縁端の行
と列は太い線によつてきわだたせてある。行間お
よび列間には間隔dZとdSがあり、集団Ｍの外側に
は二本の破線で示した代替行RZと代替列RSが設
けられている。これらの冗長行相互間の間隔dRZ、
冗長列相互間の間隔dRSおよび集団Ｍの最外側の
行、列と冗長行、列間の間隔は集団の行と列の相
互間隔dZ，dSより明らかに大きく、特にその約２
倍にするのが有利である。これによつて隣接する
代替行のメモリセルと集団の最外側行の間、およ
び隣接する代替列のメモリセルと集団の最外側列
の間の隣接妨害の発生確率が著しく低減され、代
替回路に対してもアドレス的に未知の近隣関係に
関する特別な検査は常に不必要となる。代替行内
部又は代替列内部にメモリセル間の間隔が小さい
ために起り得る障害は始めから線形検査プログラ
ムにより見分けることができる。行間又は列間の
間隔を拡げることによる占有面積の増大は例えば
256行、1024列のメモリセル集団を含む高集積メ
モリ構成要素の場合にも代替行および代替列が比
較的少数であるため問題にはならない。
の一部を示す。マトリツクスの行Ｚと列Ｓは直交
する直線で示されている。セル集団Ｍの縁端の行
と列は太い線によつてきわだたせてある。行間お
よび列間には間隔dZとdSがあり、集団Ｍの外側に
は二本の破線で示した代替行RZと代替列RSが設
けられている。これらの冗長行相互間の間隔dRZ、
冗長列相互間の間隔dRSおよび集団Ｍの最外側の
行、列と冗長行、列間の間隔は集団の行と列の相
互間隔dZ，dSより明らかに大きく、特にその約２
倍にするのが有利である。これによつて隣接する
代替行のメモリセルと集団の最外側行の間、およ
び隣接する代替列のメモリセルと集団の最外側列
の間の隣接妨害の発生確率が著しく低減され、代
替回路に対してもアドレス的に未知の近隣関係に
関する特別な検査は常に不必要となる。代替行内
部又は代替列内部にメモリセル間の間隔が小さい
ために起り得る障害は始めから線形検査プログラ
ムにより見分けることができる。行間又は列間の
間隔を拡げることによる占有面積の増大は例えば
256行、1024列のメモリセル集団を含む高集積メ
モリ構成要素の場合にも代替行および代替列が比
較的少数であるため問題にはならない。
短い検査時間とするための冗長行、列とメモリ
セル集団Ｍの関係配置の別の例が第２図に示され
ている。この配置列ではセル集団Ｍの周縁の外側
には代替行又は代替列の一つだけが置かれ、全体
として二つの代替行と二つの代替列が設けられて
いる。これらの代替要素以上のものが準備されて
いなければならないという第２図の基礎となる構
成においては、上記以外の代替行および代替列が
セル集団内に移され、二つの冗長行又は二つの冗
長列の間にメモリ集団の行又は列の少くとも一つ
が存在する。
セル集団Ｍの関係配置の別の例が第２図に示され
ている。この配置列ではセル集団Ｍの周縁の外側
には代替行又は代替列の一つだけが置かれ、全体
として二つの代替行と二つの代替列が設けられて
いる。これらの代替要素以上のものが準備されて
いなければならないという第２図の基礎となる構
成においては、上記以外の代替行および代替列が
セル集団内に移され、二つの冗長行又は二つの冗
長列の間にメモリ集団の行又は列の少くとも一つ
が存在する。
メモリセル集団Ｍの一部だけを示した第２図の
装置では、二つの代替行RZ１とRZ２が集団Ｍの
一つの縁辺に設けられ、代替行RZ１は集団Ｍの
外側に置かれている。集団Ｍの最外側の行Ｚ１と
列Ｓ１はここでも太線で示されている。第二の代
替行RZ２は集団Ｍの最外側行Ｚ１とそれに続く
第二の行Ｚ２の間にある。第三の代替行が設けら
れる場合には集団Ｍの第二行と第三行の間に置か
れる。
装置では、二つの代替行RZ１とRZ２が集団Ｍの
一つの縁辺に設けられ、代替行RZ１は集団Ｍの
外側に置かれている。集団Ｍの最外側の行Ｚ１と
列Ｓ１はここでも太線で示されている。第二の代
替行RZ２は集団Ｍの最外側行Ｚ１とそれに続く
第二の行Ｚ２の間にある。第三の代替行が設けら
れる場合には集団Ｍの第二行と第三行の間に置か
れる。
代替列に関しても同様な配置が採用される。
上記の代替要素（冗長行、冗長列）の配置にお
いてはそれぞれの隣接要素（セル集団Ｍの行又は
列）のアドレスが分つているから、このようなメ
モリ構成要素の検査は次のように実施される。
いてはそれぞれの隣接要素（セル集団Ｍの行又は
列）のアドレスが分つているから、このようなメ
モリ構成要素の検査は次のように実施される。
最初にメモリセル集団全体が知られているもの
としたトポグラフイに基く総てのアドレス（代替
要素を除いて）を使用して検査される。これによ
つて代替接続されたものではない要素の間の総て
の隣接関係が捕足される。
としたトポグラフイに基く総てのアドレス（代替
要素を除いて）を使用して検査される。これによ
つて代替接続されたものではない要素の間の総て
の隣接関係が捕足される。
続いて代替要素の隣接要素の総てが残りのアド
レスの総てに対して検査される。その際アドレス
が知られていない代替要素に及ぼされる隣接妨害
をも捕えることができる。これによつて代替要素
毎の検査時間がほぼ最初の検査過程の時間だけ長
くなるが、検査プログラムは線形のままである。
レスの総てに対して検査される。その際アドレス
が知られていない代替要素に及ぼされる隣接妨害
をも捕えることができる。これによつて代替要素
毎の検査時間がほぼ最初の検査過程の時間だけ長
くなるが、検査プログラムは線形のままである。
第２図の構成においても代替行とセル集団の隣
接行の間の間隔あるいは代替列とセル集団の隣接
列の間隔をセル集団内で始めから与えられている
間隔よりも大きくすることができる。これによつ
て構成要素の検査全体を上記の第一回目の検査過
程内に限定することが大きな危険を伴うことなく
可能となる。
接行の間の間隔あるいは代替列とセル集団の隣接
列の間隔をセル集団内で始めから与えられている
間隔よりも大きくすることができる。これによつ
て構成要素の検査全体を上記の第一回目の検査過
程内に限定することが大きな危険を伴うことなく
可能となる。
第１図と第２図はこの発明の互に異る二つの実
施例の構成を模式的に示すもので、Ｍはメモリセ
ル集団、RZは冗長行、RSは冗長列である。
施例の構成を模式的に示すもので、Ｍはメモリセ
ル集団、RZは冗長行、RSは冗長列である。
Claims (1)
- 【特許請求の範囲】 １ マトリツクス配置のメモリセルから成り正規
アドレツシング可能のメモリセル集団の少くとも
一つと、行又は列の形でメモリセル集団の周縁に
配置されメモリセル集団の故障した行又は列に代
つて接続される冗長メモリセルとを備える集積メ
モリ構成要素において、冗長行RZ又は冗長列RS
のメモリセル集団Ｍの行Ｚ又は列Ｓからの間隔お
よび他の冗長行RZ又は冗長列RSからの間隔がメ
モリセル集団Ｍ自体の行Ｚ又は列Ｓの相互間隔よ
り明らかに大きな間隔となつていることを特徴と
するメモリ構成要素。 ２ マトリツクス配置のメモリセルから成り正規
アドレツシング可能のメモリ集団の少くとも一つ
と、行又は列の形でメモリセル集団の周縁に配置
されるメモリセル集団の故障した行又は列に代つ
て接続される冗長メモリセルとを備える集積メモ
リ構成要素において、メモリセル集団Ｍの外側に
冗長行RZ１又は列が最高で一つ並び設けられて
いること、別の冗長行RZ２又は列はメモリセル
集団Ｍの内部に移されて二つの冗長行RZ１，RZ
２又は列の間にメモリ集団Ｍの行Ｚ１又は列の少
くとも一つが配置されていることを特徴とするメ
モリ構成要素。 ３ 冗長行RZ１，RZ２と隣接するメモリセル集
団Ｍの行Ｚ１，Ｚ２との間の間隔又は冗長列と隣
接するメモリ集団Ｍの列との間の間隔がメモリセ
ル集団内のその他の対応する間隔よりも明らかに
大きくなつていることを特徴とする特許請求の範
囲第２項記載のメモリ構成要素。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3221268.2 | 1982-06-04 | ||
| DE3221268A DE3221268C1 (de) | 1982-06-04 | 1982-06-04 | Speicherbaustein |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS592289A JPS592289A (ja) | 1984-01-07 |
| JPH0352680B2 true JPH0352680B2 (ja) | 1991-08-12 |
Family
ID=6165412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58098762A Granted JPS592289A (ja) | 1982-06-04 | 1983-06-02 | メモリ構成要素 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4564924A (ja) |
| EP (1) | EP0096369B1 (ja) |
| JP (1) | JPS592289A (ja) |
| AT (1) | ATE43189T1 (ja) |
| DE (2) | DE3221268C1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120822A (ja) * | 1985-11-19 | 1987-06-02 | テンパ−ル工業株式会社 | 遠赤外線加熱調理器 |
| JPS62120823A (ja) * | 1985-11-19 | 1987-06-02 | テンパ−ル工業株式会社 | 遠赤外線加熱調理器 |
| EP0383452B1 (en) * | 1989-01-31 | 1996-12-11 | Fujitsu Limited | Semiconductor memory device having means for replacing defective memory cells |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3654610A (en) * | 1970-09-28 | 1972-04-04 | Fairchild Camera Instr Co | Use of faulty storage circuits by position coding |
| US4228528B2 (en) * | 1979-02-09 | 1992-10-06 | Memory with redundant rows and columns | |
| US4471472A (en) * | 1982-02-05 | 1984-09-11 | Advanced Micro Devices, Inc. | Semiconductor memory utilizing an improved redundant circuitry configuration |
-
1982
- 1982-06-04 DE DE3221268A patent/DE3221268C1/de not_active Expired
-
1983
- 1983-06-01 EP EP83105462A patent/EP0096369B1/de not_active Expired
- 1983-06-01 AT AT83105462T patent/ATE43189T1/de active
- 1983-06-01 DE DE8383105462T patent/DE3379879D1/de not_active Expired
- 1983-06-02 JP JP58098762A patent/JPS592289A/ja active Granted
- 1983-06-02 US US06/500,333 patent/US4564924A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0096369A2 (de) | 1983-12-21 |
| DE3221268C1 (de) | 1983-12-15 |
| ATE43189T1 (de) | 1989-06-15 |
| EP0096369B1 (de) | 1989-05-17 |
| EP0096369A3 (en) | 1987-03-04 |
| JPS592289A (ja) | 1984-01-07 |
| DE3379879D1 (en) | 1989-06-22 |
| US4564924A (en) | 1986-01-14 |
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