JPH0527197B2 - - Google Patents

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JPH0527197B2
JPH0527197B2 JP60066406A JP6640685A JPH0527197B2 JP H0527197 B2 JPH0527197 B2 JP H0527197B2 JP 60066406 A JP60066406 A JP 60066406A JP 6640685 A JP6640685 A JP 6640685A JP H0527197 B2 JPH0527197 B2 JP H0527197B2
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JP
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memory
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signature analyzer
flip
chip
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JP60066406A
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JPS613400A (ja
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Suridohaa Shirumarai
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Texas Instruments Inc
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Publication date
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Publication of JPH0527197B2 publication Critical patent/JPH0527197B2/ja
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318544—Scanning methods, algorithms and patterns
    • G01R31/318547—Data generators or compressors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/40—Response verification devices using compression techniques

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  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は大規模集積メモリ回路を試験する方
法と装置の改良に関し、更に具体的に云えば、集
積回路チツプ自体に作り込まれた回路を用いて、
上記メモリ回路を試験する方法と装置の改良に関
する。
［従来の技術及びその問題点］ 大規模集積（VLSI）メモリ回路の設計並びに
製造では、最近、一層大形のメモリ・アレーを一
定寸法の又は一層小さな寸法の半導体チツプに作
ることに重点がおかれている。然し、チツプに含
まれるメモリ素子の数が多くなるにつれて、回路
の試験が段々難しくなり、より長い時間を必要と
するようになつた。この為、多数のメモリ素子を
持つVLSIメモリ・アレーを製造する場合、アレ
ーの試験に要する時間が製造過程全体のかなりの
割合になる。製造後でも、使う現場で、不良検
査、システム診断等に特定のメモリ・アレーをし
ばしば試験することが望まれており、非常に多数
のメモリ素子が含まれている時、この試験の作業
は特に重要であり、時には極めて厄介である。
更に具体的に云うと、VLSI回路の個々のメモ
リ素子を回路の外側から試験するのは非常に困難
であり、更に、チツプの外側から回路に試験パタ
ーンを印加し、その後チツプの全てのメモリ・セ
ルを読取つて、得られたデータを解析するのは極
めて時間がかゝる。従来、試験しようとする特定
のメモリ・チツプ又はアレーに特定の試験アルゴ
リズムを適用する為に、例えばコンピユータプロ
グラムが開発されている。メモリ素子に各々の入
力信号が印加される時、それを夫々選ばれたメモ
リ素子に差し向け、選ばれた特定の個別のメモリ
素子の中に所望の内容が入つているかどうかを表
わす出力を発生する。こういうことを個別回路毎
に（又素子毎に）行なうことは、１個のチツプに
含まれているメモリ素子が大規模であること、例
えば256Kを越えるメモリ素子があることを考え
れば、困難である。この為、従来この様な試験方
法を合理化し又は更に効率のよいものにする方法
が開発されている。LSI又は集積回路区域の外側
で行なわれるこういう方法の１例は、並列署名
（特徴・サイン・シグネチヤー（signature））解
析器を設けることである。この解析器では既知の
一連の信号を印加してメモリ・アレーに書込んだ
後に、例えば試験しようとするメモリ・アレーか
らの出力信号を検査することが出来る。並列署名
解析器がメモリを読取り、その出力を検査し、予
想される出力署名と比較する。即ち、並列署名解
析器によつて発生された署名は、既知の署名が発
生されゝば、全てのメモリ素子が正しく作用して
いることを表わす。
一般的に、内蔵する並列署名解析器を用いて普
通行なわれるメモリ試験は、メモリに予定の記憶
状態を書込み、その後、読取られたものが書込ま
れたものと同じであるかどうかを判定する為にメ
モリを読取ることを含む。然し、大量のデータが
発生される為、このデータを適当な論理回路によ
つて所謂「署名」に圧縮し、これを既知の良品の
メモリ回路によつて発生された署名と比較するこ
とが出来ることが判つた。即ち、並列署名解析器
では、並列署名解析器の入力に印加される個々の
記憶内容が適切な組合せ論理によつて組合され
る。この組合せ論理は試験装置に判つており、こ
の為、所望の署名を発生することが出来る。
並列署名解析器の１例が、1983年11月10日に出
願された係属中の米国特許出願ミリアル番号第
551667号「万能試験回路及び方法」（出願人に譲
渡されている）にみられる。上記米国出願は従来
技術を知る参考としてこの中で示す。この並列署
名解析器は、この発明に関連する幾つかのモード
で動作する。第１モードは「走査」モードであ
り、このモードでは、並列署名解析器に対してデ
ータが走査入力され、試験されるメモリ装置に印
加する為にその出力に出て来る様にする。（後で
明らかになるが、並列署名解析器に対して走査入
力した内容をメモリに書込む「書込み」モードは
後で説明するが、これは従来公知のことではな
い。）第２のモードは「読取」モードであり、こ
のモードでは並列署名解析器の入力に現われるデ
ータが並列署名解析器に受取られて、その特定の
組合せ論理回路に印加される。この後で印加され
る追加の入力データが印加されて前に入力された
データと組合されるという様にして、或る時間の
後、全てのデータが印加され、特定の出力「暑
名」が発生されて、既知の所要の署名と比較され
る。
［発明の目的］ 以上述べた所から、この発明の目的は、超大規
模集積メモリ回路を試験する改良された方法と装
置を提供することである。
この発明の別の目的は、上に述べた形式であつ
て、メモリ素子自体と同じ半導体基板に装置が作
り込まれている様な方法と装置を提供することで
ある。
この発明の別の目的は、上に述べた形式であつ
て、外部試験方法並びに装置によつて従来可能で
あつたよりも、さらに高速に大規模集積回路のメ
モリ素子を試験することが出来る様な方法と装置
を提供することである。
この発明の別の目的は、上に述べた形式であつ
て、試験時間を短縮する様に、メモリ回路を、簡
略化されているが信頼性の高い形式で試験するこ
とが出来る様な方法と装置を提供することであ
る。
この発明の別の目的は、上に述べた形式であつ
て、最終的なメモリ装置の製造コストを目立つて
高くせず、全体的な回路の一部分として、半導体
基板自体に作ることの出来る方法及び装置を提供
することである。
上記並びにその他の目的、特徴及び利点は、以
下図面について詳しく説明する所から、当業者に
明らかになろう。
［問題点を解決するための手段］ 本発明の広い概念の一態様によつて半導体チツ
プ上に作られた高密度メモリ素子を試験する装置
が提供される。メモリ素子には、夫々選ばれたメ
モリ素子に読取及び書込み信号を伝える複数個の
ビツト線が接続されている。装置は、チツプに組
込まれた少なくとも１つの並列署名解析器を含
む。並列署名解析器がメモリ・セルの少なくとも
若干のビツト線に直接又は間接に接続されて、解
析器がこれらの選ばれたメモリ・セルと連絡する
ことが出来る様にしている。並列署名解析器は、
選ばれた信号をビツト線に印加して、メモリ・セ
ルに情報を書込み、メモリ・セル内に予め選ばれ
た記憶状態を発生する様に構成されている。更に
並列署名解析器がメモリ・セルの状態を選択的に
読取つて、読取つた特定の状態に従つてメモリ・
セルの暑名を発生する。最後に、並列署名解析器
が、半導体チツプの出力導線に暑名を送り出し
て、メモリ素子から読取つた記憶状態が予想通り
であつて、メモリ素子が正しく作用していること
を示すかどうかを表示する為に、既知の暑名と比
較される様にする。
本発明の広い概念の一態様においては、１個の
チツプ上にメモリ素子の少なくとも１つのアレー
が形成されている様な形式のメモリ・チツプを試
験する方法を提供する。この方法はチツプ上の少
なくとも１つのメモリ・アレーに対し、チツプ上
に並列署名解析器を設けることを含む。並列署名
解析器は、第１のモードでは、少なくとも選ばれ
たメモリ素子に書込むべき信号を選択的に印加
し、第２の様式ではメモリに信号を書込み、第３
の様式では、選ばれたメモリ素子の内容を選択的
に読取る様に動作し得る。この後、並列署名解析
器が、読取つたメモリ素子の内容から暑名を発生
する様に作動される。最後に、並列署名解析器の
動作様式を選択する手段を設ける。
［好ましい実施例の詳しい説明］ この発明は、周知の様に、適当な行及び列メモ
リ復号器と共に、半導体基板に少なくとも１つの
メモリ・セル・アレーが作られている様な大規模
集積（VLSI）メモリ回路に関連して使われるも
のである。この発明の試験装置及び方法を利用す
ることが出来る典型的なメモリ・アレーの１例
が、1984年に開催されたインターナシヨナル・ソ
リツド・ステート・サーキツツ・コンフアレンス
の記録の第278頁以降所載のロジヤー．クング
他の論文「CMOS技術による100ナノ秒未満の
256K DRAM」に記載されている。第１図に示
す場合、典型的なLSIメモリ１０が８個のメモ
リ・セル・アレー１１−１８を持つている。各々
１つのメモリ・セル・アレー１１−１８が、例え
ば32K×１の様な多数の個別メモリ・セルを含ん
でいてよい。各対のセル・アレー１１−１２，１
３−１４，１５−１６，１７−１８の間に多数の
センス・アンプ２２，２３，２４，２５が夫々設
けられている。行復号器３０，３１が夫々セル・
アレー１１−１２と１３−１４の間、及びセル・
アレー１５−１６と１７−１８の間に配置され、
メモリ素子（図に示してない）に接続される垂直
線を復号する。同様に、列復号器３５がセル・ア
レー１１−１２及び１３−１４の組とセル・アレ
ー１５−１６及び１７−１８の組との間に図示の
様に配置されている。メモリ・アレー１０には複
数個のビツト線４０が設けられていて、メモリ・
セル・アレー１１−１８の種々のメモリ素子を列
復号器３５と相互接続し、セル・アレー１１−１
８の夫々のメモリ素子に信号を印加したり、それ
から信号を取出したりする。最後に入出力母線４
５がメモリ１０との連絡の為、列復号器３５から
出ている。以上説明したメモリ・アレーは従来の
典型的な方法で製造される。典型的には、この様
なメモリ・アレーが出来るだけ能率のよい形で、
１個の半導体基板（図に示してない）上に作られ
る。（実際には、メモリ・アレー１０に含めるこ
との出来るメモリ素子の数は、半導体基板にメモ
リ素子のアレーを配置し得る効率と直接的な関係
を持つ。） 更に第１図について説明すると、この発明で
は、メモリ・アレー１１−１８に接近して、半導
体基板（図に示してない）上に１対の並列署名解
析器４８，４９が作られる。更に具体的に云う
と、第１図の実施例に示す様に、並列署名解析器
４８がメモリ・セル・アレー１１，１３に隣接し
て作られ、並列署名解析器４９がメモリ・セル・
アレー１６，１８に隣接して作られる。並列署名
解析器４８，４９の特定の場所は、当業者に明ら
かな様に、メモリ・アレー１０に要求される試験
の程度、その条件の下で半導体を作る為に利用し
得る「実評価」の程度等の様な種々の因子によつ
て決定し得ることを理解されたい。更に、後で詳
しく説明する様に、夫々のセル区域１１−１８か
らの信号を伝える為に、ビツト線４０が夫々の並
列署名解析器に接続されている。
後の説明から明らかになるが、並列署名解析器
４８，４９は異なる２つのモードで動作する。第
１のモードは所謂「署名モード」であつて、メモ
リ読取サイクルの間、多数のメモリ・セルからの
データを監視する、即ち並列に読取る。第２のモ
ードは「走査モード」であつて、チツプの外部か
らのデータを並列署名解析器へ直列に走査入力
し、後で説明する「書込み」モードでメモリ書込
みサイクルの間、多数のメモリ・セルに並列に書
込むことが出来る様にする。走査モードでは、デ
ータを走査出力して、最終的な署名を形成するこ
とも出来る。第３のモードは「書込み」モードで
あり、この時並列署名解析器の内容をメモリに転
送する、即ち書込む。
後の説明から明らかになるが、第１図に示した
試験装置の特定の試験方式では、メモリ素子と列
復号器４５の間にあることごとくのビツト線４０
が並列署名解析器４８，４９に接続され、こうし
て考えられる最高の並列処理を達成する。これは
ことごとくのビツト線が監視されるからである。
図示の場合、図示の実施例に於ける並列署名解析
器の寸法は最大であり、ビツト線の数に等しいか
又はそれより多い数のフリツプフロツプ（後で第
３図について具体的に説明する）を含んでいる。
例えばメモリ・アレー１０が1024本のビツト線
（並びに1024個のセンス・アンプ）を持つ場合、
並列署名解析器４８，４９は少なくとも1024に等
しい規模である。並列署名解析器の規模を少なく
とも監視されるビツト線の数に等しくすべきであ
ることに注意されたい。然し、並列署名解析器の
規模をビツト線の数よりも大きく選んで、並列署
名解析器によつて圧縮されるデータの誤りを検出
する確率を高めることが出来る。即ち、並列署名
解析器４８，４９にあるフリツプフロツプの数が
ビツト線の数に等しい場合、並列署名解析器にあ
ることごとくのフリツプフロツプ段は丁度１つの
ビツト線を監視する。他方、並列署名解析器がビ
ツト線の数より大きな規模である場合、並列署名
解析器にある或る選ばれたフリツプフロツプ段
は、何等並列データ入力を受取らない。即ち、動
作中、並列署名解析器４８，４９が最下位ビツト
位置（矢印５０で示す）にメモリ・チツプの入力
ピン（図に示してない）から走査入力データを受
取る。更に、その最上位ビツト（MSB）（これは
商ビツトとも呼ばれる）が、出力の矢印５１で示
す様に、メモリ・チツプの出力ピンに接続され
る。これらの接続は、並列署名解析器の内容を走
査出力する為、又は並列署名解析器４８，４９を
用いて、メモリ・アレー１０に書込むべきデータ
を走査入力する為に必要である。
この発明の別の実施例が第２図に示されてい
る。この場合、メモリ・アレー６０がメモリ・セ
ル・アレー６１−６８を持つていて、センス・ア
ンプ７０−７３及び行復号器８０，８１及び列復
号器８２が、第１図のアレーの記憶装置について
述べたのと同様に接続されている。第２図の実施
例では、複数個のビツト線８５がセル・アレー６
１−６８の夫々のメモリ素子を前に述べたのと同
様に列復号器８２に接続する。第２図の実施例で
は、列復号器８２の内側に１個の並列署名解析器
８８が設けられていて、ビツト線８５の選ばれた
１つだけを受取るように接続されている。即ち、
第２図では、並列署名解析器が列復号器と一体で
あつて、列復号器８８の早い段（図に示してな
い）によつて選択された、利用し得るビツト線の
内の一部分だけを監視する。例えば、1024本のビ
ツト線が列復号器８２に入る場合、並列署名解析
器は512段、256段、128段、64段、32段、16段又
は８段の何れかを持つていてよい。この場合も、
並列署名解析器８８が、矢印９０で示す様に、チ
ツプ上のピン（図に示してない）からの走査入力
データを受取る入力ポートを持つている。同様
に、矢印９１で示す様に、走査出力データ（又は
商ビツト線）が並列署名解析器８８の出力ポート
に現われ、出力ピン（図に示してない）から取出
される。
第１図及び第２図の並列署名解析器４８，４
９，８８は、何れも一般的に第３図にブロツク図
で示す形に構成することが出来る。図示の様に、
並列署名解析器１００がマスタ・スレーブ形の多
数（ｐ個）のフリツプフロツプ段１０１−１０３
で構成される。フリツプフロツプ１０１−１０３
の入力が、夫々排他的オアゲート１１０，１１
１，１１２を介して並列入力線又はビツト線B0，
…Bp-i，…Bp-1に接続される。各々のフリツプフ
ロツプの段１０１−１０３の他方の入力が夫夫排
他的オアゲート１１０−１１２を介してその前の
フリツプフロツプ段の出力に接続されるが、第１
のフリツプフロツプ段１０１は最後のフリツプフ
ロツプ段１０３の出力から入力を受取る点が異な
る。
モードスイツチ１２０を設けて、並列署名解析
器１００の回路を「監視」及び「走査／書込み」
モードの間で切換える。「走査」モードは試験す
るメモリ素子に書込む為に、並列署名解析器にデ
ータを入力する為に使われ、「書込み」モードは
並列署名解析器にあるデータをメモリに書込む為
に使われ、「監視」モードは、試験される夫々の
メモリ素子によつて発生された出力を読取る為に
使われる。第２のスイツチ１２１も設けて、第１
のフリツプフロツプ段１０１を「走査入力」端子
に接続する。この端子はチツプのピン（図に示し
てない）から走査入力を受取る。スイツチ１２
２，１２３，１２４を設けて、前のフリツプフロ
ツプ段の出力を各々のスイツチ１２２−１２４に
夫々関連したフリツプフロツプの入力１２２−１
２４に直接的に接続する。図示の様に、各々のス
イツチ１２０−１２４は連動して、モードスイツ
チ１２０を「監視」及び「走査」モードの選択位
置の間で作動した時、全てが同時に作動する。最
後に、書込みスイツチ１３０，１３１，１３２を
設けて、各々のフリツプフロツプ段１０１−１０
３の出力をビツト線B0，…Bp-i，…Bp-1に選択的
に接続する。スイツチ１３０−１３２も連動にな
つていて、並列署名解析器を付設したメモリ素子
にデータを書込みたい時、同時に作動される様に
する。
並列署名解析器１００の典型的な１つのフリツ
プフロツプ段の細部が第４図に示されている。即
ち、第４図の下側に記入した文字で示す様にマス
タ・スレーブ形フリツプフロツプ１４０がマスタ
駆動部分１４１と、それに続くスレーブ・フオロ
ワ部分１４２を持つている。マスタ・スレーブ形
フリツプフロツプ１４０に対する入力は、排他的
オアゲート部分１４５と、それに続くモード選択
部分１４６から来る。排他的オアゲート部分１４
５に対する入力はその前のフリツプフロツプ段
（図に示してない）の出力から来る。この出力が
トランジスタ１５０に印加される。このトランジ
スタの制御素子が反転ビツト線１５１に接続され
る。更に、前の段からの反転出力がトランジスタ
１５３に接続される。このトランジスタの制御素
子がビツト線１５４に接続される。トランジスタ
１５０，１５３の出力がトランジスタ１６０に接
続され、トランジスタ１６０の制御素子が線１６
１の非反転モード制御信号に接続される。同様
に、前のフリツプフロツプ段の非反転出力がトラ
ンジスタ１６５に接続される。このトランジスタ
の制御素子が線１６６を介して反転モード制御信
号に接続される。トランジスタ１６０，１６５か
らの出力が、トランジスタ１７０の入力に接続さ
れる。トランジスタ１７０の制御素子が線１７２
のクロツク信号H1に接続され、トランジスタ１
７０の出力がインバータ１７５に接続される。ト
ランジスタ１７０及びインバータ１７５の組合せ
が、マスタ・スレーブ形フリツプフロツプ部分１
４０に対するマスタ駆動器を構成する。インバー
タ１７５の出力がトランジスタ１８０に接続され
る。トランジスタ１８０の制御素子が、「書込み」
制御信号と第２のクロツク信号H3の論理的なア
ンドの組合せを表わす信号を線１８１を介して受
取る様に接続されている。（H1及びH3は重なり
合わないクロツク信号であることに注意された
い。）トランジスタ１８０の出力が夫夫のインバ
ータ１８２，１８３に接続されて、フリツプフロ
ツプ１４０のスレーブ部分から線１８８に反転フ
リツプフロツプ出力を発生する。インバータ１８
２に対する入力がトランジスタ１９０にも接続さ
れている。トランジスタ１９０の制御素子が線１
９１の第１のクロツク信号H1に接続され、その
出力が第２のインバータ段１８３の出力に接続さ
れる。更に、第１のインバータ段１８２の出力が
線１９５にフリツプフロツプ１４０の非反転出力
を発生する。反転出力及び非反転出力が夫々トラ
ンジスタ２００，２０１に接続される。これらの
トランジスタは共にその制御素子が線２０３の
「書込み」制御信号に接続される。この信号は、
反転モード制御信号と「書込み」制御信号との論
理的なアンドの組合せを表わす。夫々トランジス
タ２００，２０１の出力が、前に述べた様に並列
署名解析器を付設したメモリ素子のビツト線（図
に示してない）に接続される。
この為、特に第３図について動作を説明する
と、所望の試験を行なう為にメモリ素子に印加す
べき試験データがモードスイツチ１２０及び連動
スイツチ１２１−１２４が「走査／書込み」位置
にあるとき、並列署名解析器１００に走査入力さ
れる。従つて、データは、関連したメモリのビツ
ト線に印加される様に、夫々のフリツプフロツプ
段１０１−１０３にクロツクで送込まれる。この
後、書込みスイツチ１３０−１３２を作動して、
各々のフリツプフロツプ段１０１−１０３の出力
を、関連した夫々のメモリ素子に印加される様
に、夫夫のビツト線B0，…Bp-i，…Bp-1に通す。
次にモードスイツチ１２０及びそれに関連した連
動スイツチ１２１−１２４を「監視」又は「署
名」モード位置に切換え、ビツト線B0，…Bp-i，
…Bp-1で読取つたデータを並列署名解析器から
線１３４を介してクロツクで送出し、こうして並
列署名解析器１００を付設したメモリ素子から読
取つたデータを表わす所望の署名を形成する。走
査出力された署名が予想される署名又は正常に動
作しているメモリ素子から得られるものと異なる
場合、１つ又は更に多くのメモリ素子が誤動作を
しており、メモリ装置は試験に不合格になる。
メモリ・チツプは任意のメモリ試験アルゴリズ
ムを用いて試験することが出来ることが理解され
よう。装置を試験している時、並列署名解析器
が、試験アルゴリズムを実行する全体の間、署名
を蓄積し、最終的な署名が走査モードで読出され
る。走査モードでは、並列署名解析器が単純なシ
フトレジスタとして作用し、走査入力データがシ
フトレジスタの最下位ビツトに送られる。
メモリの試験中は、「マーチング形１及び０」、
「ウオーキング形１及び０」、Galpat等の様な普
通のメモリ試験アルゴリズムを使つて、メモリ・
チツプの作用能力と、更に隣接するセルの干渉と
を試験するのが普通である。この様な何れかの試
験アルゴリズムの実行中、上に述べた様に構成さ
れたｐビツトの並列署名解析器が、ことごとくの
読取サイクル中、セルから試験応答を監視するこ
とが出来る。云い換えれば、読取サイクルの間、
利用し得る入出力ピンを介して僅かな数の記憶セ
ルだけの内容を読出す代りに、並列署名解析器が
ｐ個のセルを並列に読取る。従つて、この発明の
並列署名解析器を使うと、所要のメモリ読取サイ
クルの数が減少する。この並列署名解析器によつ
て監視されるメモリ・セルは１個のブロツク又は
単体として取扱われ、読取サイクル中は、利用し
得る入出力ピンと等しい幅を持つワードだけでな
く、試験アルゴリズムの目標である。ことごとく
の読取サイクルで、並列署名解析器が、選ばれた
ｐ個のセルのブロツクから供給された新しいデー
タでその内容を更新する。
試験アルゴリズムを実行する間、メモリ素子か
らの出力データが外部の試験装置によつて監視さ
れるのではなく、試験アルゴリズムの終りに、並
列署名解析器に蓄積された最終的な署名を１つの
入出力ピンを介して走査出力し、試験装置で検証
する。前に述べた様に、最終的な署名は、メモ
リ・チツプが不良であるかどうかを判定するのに
十分な情報を持つている。
並列署名解析器１００の商ビツト線１３４も監
視することが出来る。普通、最終的な署名だけを
検証する時、大形の並列署名解析器の誤り検出能
力は非常に高い。然し希望によつては、最終的な
署名を検証する他に、並列署名解析器の商ビツト
を監視することにより、誤り検出能力を更に高め
ることが出来る。並列署名解析器の最上位ビツト
が、その最終的な署名を走査出力する為に入出力
ピンに接続されている（第１図及び第２図参照）
から、商ビツトの監視は直送式である。従つて、
１つの出力ピンだけを監視することにより、既に
利用し得るデータを外部の試験装置（図に示して
ない）によつて連続的に検証することが出来る。
この発明の並列署名解析器の別の利点は、メモ
リ試験アルゴリズムを実行する間、メモリ書込み
サイクルの数を少なくする為にこの並列署名解析
器を使うことが出来ることである。例えば、並列
署名解析器が走査／書込みモードにある時、メモ
リ・セルに書込むことが要求される任意の所望の
パターンが、最初に並列署名解析器に走査入力さ
れる。次に、書込みスイツチ１３０−１３２（第
３図参照）の助けを借りて、並列署名解析器の内
容を１つのメモリ書込みサイクルでｐ個のメモ
リ・セル全部に書込むことが出来る。従つて、並
列署名解析器に貯蔵されている同じパターンを相
異なるｐ個のセルのメモリ・ブロツクに書込む場
合、書込みサイクルの数を減少することができ
る。これは例えば、全部０、全部１、交互の１及
び０等の様な或る規則的なパターンを用いて、メ
モリ全体を初期設定する場合がそうである。この
様な初期設定工程の間、メモリ書込みサイクルの
数はｎからｎ／ｆに少なくすることが出来る。又
並列署名解析器に於ける単純なシフト動作によ
り、前に走査入力したパターンから新しいパター
ンを発生することが出来る。これによつて新しい
パターンの走査入力に必要なｐ個のサイクルが節
約される。
更に、メモリ試験アルゴリズムを実行する間、
並列署名解析器を介して書込み動作を行なうこと
が出来る。これは、並列署名解析器の現在の内容
が、試験アルゴリズムの実行中のその時点までに
並列署名解析器によつて圧縮されたデータの署名
を表わすものであるから、この現在の内容を破壊
してはならない書込み動作の直前に行なわれる。
即ち、並列署名解析器をメモリ・ブロツクに書込
む為に使う時、何時でもその現在の内容を走査出
力して、外部の試験装置によつて検証する。メモ
リ・セルに書込む新しいデータを走査入力するの
と、並列署名解析器の現在の内容を走査出力する
のとの２つの動作は、同時に行なうことが出来
る。それは、走査入力データが並列署名解析器の
最下位ビツトに送込まれ、走査出力データが最上
位ビツトから取出されるからである。実際、新し
いデータを並列署名解析器の最下位ビツトに走査
入力する時には、何時でも並列署名解析器の内容
がその最上位ビツトから自動的に走査出力され
る。従つて、試験プログラムを実行する途中に於
けるメモリ書込みサイクルの数を少なくすること
が可能である。
この発明を或る程度具体的に説明したが、以上
の説明は例として挙げたものであつて、当業者で
あれば、この発明の範囲内で部分の組合せ及び配
置に種々の変更を加えることが出来ることは云う
までもない。
【図面の簡単な説明】
第１図はこの発明の試験装置に対する典型的な
メモリ素子装置の関係を示す典型的なVLSIメモ
リ・チツプの平面図、第２図はVLSIメモリ・チ
ツプの平面図で、典型的なメモリ素子装置に対す
るこの発明の別の好ましい実施例の試験装置の関
係を示す。第３図は第１図及び第２図の試験装置
を使うことが出来る並列署名解析器の細部を示す
回路図、第４図は第３図の並列署名解析器の１段
の回路図である。 主な符号の説明、１１から１８：メモリ・セ
ル・アレー、２２から２５：センス・アンプ、３
０，３１：行復号器、３５：列復号器、４０：ビ
ツト線、４８，４９：並列署名解析器。

Claims (1)

  1. 【特許請求の範囲】 １ チツプ上のメモリを試験する装置において、
    前記メモリに接続された複数個のビツト線と、前
    記メモリに隣接してチツプに組込まれた少なくと
    も１つの並列署名解析器とを有し、 該並列署名解析器は、 前記ビツト線を介して選択的にデータを前記メ
    モリに書込む書込手段と、 前記メモリの記憶状態を前記ビツト線を介して
    選択的に読取る読取手段と、 前記読取手段に接続され、読取つた記憶状態か
    ら、選択的に書込まれたデータが正しくメモリに
    書込まれ且つメモリから読取られたかどうかを表
    わす署名を発生する手段と、 データの書込み、または読取りに応答して、選
    択的に前記書込手段、または前記読取手段を前記
    ビツト線に接続する接続手段とを含んでいる装
    置。 ２ 特許請求の範囲第１項に記載した装置に於
    て、前記並列署名解析器が多重入力線形フイード
    バツク・シフトレジスタを有する装置。 ３ 特許請求の範囲第２項に記載した装置に於
    て、前記並列署名解析器が、該並列署名解析器か
    らの署名出力を得る為に商ビツト線を作る手段を
    有する装置。 ４ 特許請求の範囲第２項に記載した装置に於
    て、前記並列シフトレジスタが複数個のフリツプ
    フロツプを含み、各々のフリツプフロツプは入力
    が排他的オアゲートを介して夫々１つの該メモリ
    素子のビツト線に接続されると共に前記排他的オ
    アゲートを介してその前のフリツプフロツプの出
    力に接続されている装置。 ５ チツプ上のメモリを試験する装置において、
    単一半導体チツプ上に形成された複数のメモリ素
    子を有するメモリと、 前記メモリのメモリ素子と接続された複数のビ
    ツト線と、 前記メモリに隣接してチツプに組込まれた少な
    くとも１つの並列署名解析器とを有し、 該並列署名解析器は、 前記ビツト線に接続され、前記メモリの書込ま
    れるべきメモリ素子に選択的に信号を印加する手
    段と、 前記メモリ素子の記憶状態を選択的に読取る手
    段と、読取つた記憶状態から、選択的に印加され
    た信号が正しく書込まれ且つそのメモリ素子から
    読取られたかどうかを表す署名を発生する手段と
    を有し、 前記並列署名解析器は、多重入力線形フイード
    バツク・シフトレジスタから構成され、前記シフ
    トレジスタは複数のフリツプフロツプを有し、前
    記各フリツプフロツプが排他的論理和を介してメ
    モリ素子の各ビツト線と、前記排他的論理和を介
    して前段のフリツプフロツプの出力とに接続され
    る入力を有する、メモリを試験する装置。 ６ 特許請求の範囲第５項に記載した装置に於
    て、 前記少なくとも１つの並列署名解析器が前記メ
    モリ素子の各々の側に隣接してチツプ上に配置さ
    れた２つの並列署名解析器を含む装置。 ７ 特許請求の範囲第５項に記載した装置に於
    て、前記少なくとも１つの並列署名解析器が２組
    のメモリ素子の間に配置された１個の並列署名解
    析器を含む装置。 ８ メモリ素子の少なくとも１つのアレーがその
    上に形成されているメモリ・チツプを試験する方
    法において、 前記少なくとも１つのアレーの各々に対し、前
    記チツプ上に設けられた並列署名解析器と、前記
    並列署名解析器の動作モードを選択する手段とを
    有し、前記並列署名解析器は、メモリ素子の少な
    くとも１つのアレーの各々に対し前記チツプ上に
    多重入力線形フイードバツク・シフトレジスタを
    有し、前記シフトレジスタは、前記チツプに複数
    のフリツプフロツプを形成し、各フリツプフロツ
    プの入力が排他的論理和を介してメモリ素子の各
    ビツト線と、前記排他的論理和を介して前段のフ
    リツプフロツプの出力とに接続されており、 該並列署名解析器は、第１のモード時に、選択
    されたメモリ素子に書込まれるべき信号を選択的
    に印加し、他のモード時に、前記メモリ素子の内
    容を選択的に読取り、かつ読取られた内容から、
    印加された信号がメモリ素子に正しく書込まれ、
    そこから読取られたかどうかを識別するための署
    名を発生してメモリを試験する方法。
JP60066406A 1984-03-30 1985-03-29 チツプ上の高密度メモリを試験する方法と装置 Granted JPS613400A (ja)

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