JPH0353660B2 - - Google Patents
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- JPH0353660B2 JPH0353660B2 JP59044022A JP4402284A JPH0353660B2 JP H0353660 B2 JPH0353660 B2 JP H0353660B2 JP 59044022 A JP59044022 A JP 59044022A JP 4402284 A JP4402284 A JP 4402284A JP H0353660 B2 JPH0353660 B2 JP H0353660B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- request
- buffer memory
- array
- Prior art date
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- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/12—Replacement control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はデータ処理装置のバツフア制御方式に
係り、特にバツフアメモリのアドレスアレイ部に
おける障害時のリプレース制御方式に関する。
係り、特にバツフアメモリのアドレスアレイ部に
おける障害時のリプレース制御方式に関する。
中大型機等のデータ処理装置においては、一般
に主記憶装置の他に高速バツフアメモリを備え、
主記憶装置内の使用頻度の高いデータをバツフア
メモリに格納しておき、メモリ参照時、該バツフ
アメモリを参照して目的のデータを読み取ること
により、処理の高速化を図つている。バツフアメ
モリに格納されているデータの主記憶アドレス
は、通常、アドレスアレイに登録されており、メ
モリリクエストがあると、まず、アドレスアレイ
に登録されている主記憶アドレスの中にリクエス
トアドレスと一致するものがあるか否かを調べら
れる。そして、一致するものがない場合には、既
にバツフアメモリ内に格納されているデータを無
効とし、新たに主記憶装置から必要とするデータ
をバツフアメモリに格納し、その主記憶アドレス
をアドレスアレイに登録するリプレースが発生す
る。アドレスアレイに障害が発生し、アドレスア
レイから読出した主記憶アドレスに誤りがある場
合に、その障害を放置しておくと、実際にその主
記憶アドレスがリクエストアドレスと一致するも
のであるにもかかわらず、リプレースが発生し
て、２重登録となる危険性があり、何らかの対策
が必要であつた。
に主記憶装置の他に高速バツフアメモリを備え、
主記憶装置内の使用頻度の高いデータをバツフア
メモリに格納しておき、メモリ参照時、該バツフ
アメモリを参照して目的のデータを読み取ること
により、処理の高速化を図つている。バツフアメ
モリに格納されているデータの主記憶アドレス
は、通常、アドレスアレイに登録されており、メ
モリリクエストがあると、まず、アドレスアレイ
に登録されている主記憶アドレスの中にリクエス
トアドレスと一致するものがあるか否かを調べら
れる。そして、一致するものがない場合には、既
にバツフアメモリ内に格納されているデータを無
効とし、新たに主記憶装置から必要とするデータ
をバツフアメモリに格納し、その主記憶アドレス
をアドレスアレイに登録するリプレースが発生す
る。アドレスアレイに障害が発生し、アドレスア
レイから読出した主記憶アドレスに誤りがある場
合に、その障害を放置しておくと、実際にその主
記憶アドレスがリクエストアドレスと一致するも
のであるにもかかわらず、リプレースが発生し
て、２重登録となる危険性があり、何らかの対策
が必要であつた。
本発明はバツフアメモリのアドレスアレイの信
頼性を向上し、２重登録の危険性を防止したバツ
フアメモリの制御方法を提供することにある。
頼性を向上し、２重登録の危険性を防止したバツ
フアメモリの制御方法を提供することにある。
本発明は、バツフアメモリのアドレスアレイに
アドレスを登録する際、この登録アドレスと共に
登録アドレスに対するパリテイチエツクビツト、
及びECCチエツクコードも同時に登録する。こ
のECCチエツクコードは、書き込みデータに対
して所定のアルゴリズムにより得られるものであ
り、データ読み出し時には、このECCチエツク
コードを用いて所定のアルゴリズムにより、読み
出しデータのエラーの有無の検出、さらに、検出
されたエラーの訂正を行うためのものである。こ
のような、ECCチエツクコードによるエラーの
検出、訂正の方法は、ECC（Error Check and
Correct）方式として、RAM素子等のメモリ障
害対策として一般的に用いられているものであ
る。本発明において、このECCチエツクコード
はアドレスアレイの各カラム毎に、各ロー対応に
設けても、あるいは複数のローの各登録アドレス
に対して１組設けてもよい。メモリリクエスト時
は、リクエストアドレスとアドレスアレイに登録
されたアドレスをパリテイチエツクビツトと共に
比較し、リクエストアドレスに対応するデータが
バツフアメモリに格納されているか否かを判定す
るそして、バツフアメモリ内にリクエストデータ
に対応するデータが格納されていない場合、当該
カラムについて登録されているアドレスとECC
チエツクコードを読みだし、ECCエラーの無い
場合は、通常のアルゴリズムによつてリプレース
ローを決定してリプレースを実行し、ECCエラ
ーのある場合は、エラーの発生しているビツトを
含むローをリプレースローとして選択し、ECC
訂正済みのアドレスを用いてバツフアメモリより
主記憶へデータを書き戻す。
アドレスを登録する際、この登録アドレスと共に
登録アドレスに対するパリテイチエツクビツト、
及びECCチエツクコードも同時に登録する。こ
のECCチエツクコードは、書き込みデータに対
して所定のアルゴリズムにより得られるものであ
り、データ読み出し時には、このECCチエツク
コードを用いて所定のアルゴリズムにより、読み
出しデータのエラーの有無の検出、さらに、検出
されたエラーの訂正を行うためのものである。こ
のような、ECCチエツクコードによるエラーの
検出、訂正の方法は、ECC（Error Check and
Correct）方式として、RAM素子等のメモリ障
害対策として一般的に用いられているものであ
る。本発明において、このECCチエツクコード
はアドレスアレイの各カラム毎に、各ロー対応に
設けても、あるいは複数のローの各登録アドレス
に対して１組設けてもよい。メモリリクエスト時
は、リクエストアドレスとアドレスアレイに登録
されたアドレスをパリテイチエツクビツトと共に
比較し、リクエストアドレスに対応するデータが
バツフアメモリに格納されているか否かを判定す
るそして、バツフアメモリ内にリクエストデータ
に対応するデータが格納されていない場合、当該
カラムについて登録されているアドレスとECC
チエツクコードを読みだし、ECCエラーの無い
場合は、通常のアルゴリズムによつてリプレース
ローを決定してリプレースを実行し、ECCエラ
ーのある場合は、エラーの発生しているビツトを
含むローをリプレースローとして選択し、ECC
訂正済みのアドレスを用いてバツフアメモリより
主記憶へデータを書き戻す。
これにより、アドレスアレイに障害があり、ア
ドレスアレイからの読出しデータに誤りがある場
合でも２重登録となる危険性を防止することがで
きる。
ドレスアレイからの読出しデータに誤りがある場
合でも２重登録となる危険性を防止することがで
きる。
以下、本発明の一実施例を図面により詳細に説
明する。
明する。
第１図は本発明が対象とするデータ処理装置の
システム構成例である。同図において、１０１は
入出力チヤネル装置（CH）、１０２と１０３は
中央処理装置（CPU）であり、これらは記憶制
御装置１０４を介して主記憶装置（MS）と接続
されている。記憶制御装置１０４はリクエスト受
付部１０６，１０７，１０８、プラリオリテイ回
路１０９、リクエスト制御部１１０、デイレクト
リ部１１１、バツフアメモリ（BS）１１２等で
構成される。
システム構成例である。同図において、１０１は
入出力チヤネル装置（CH）、１０２と１０３は
中央処理装置（CPU）であり、これらは記憶制
御装置１０４を介して主記憶装置（MS）と接続
されている。記憶制御装置１０４はリクエスト受
付部１０６，１０７，１０８、プラリオリテイ回
路１０９、リクエスト制御部１１０、デイレクト
リ部１１１、バツフアメモリ（BS）１１２等で
構成される。
CH１０１あるいはCPU１０２，１０３から発
行されるメモリリクエストは、それぞれリクエス
ト受付部１０６，１０７，１０８へ一担取り込ま
れる。このリクエスト受付部１０６〜１０８に取
り込まれたメモリリクエストの１つをプライオリ
テイ回路１０９が選択し、リクエスト制御部１１
０とデイレクトリ部１１１へ与える。デイレクト
リ部１１１は、BS１１２に格納されているデー
タのMSアドレスを登録しているアドレスアレ
イ、及び、その周辺回路を有し、メモリリクエス
トアドレスがアドレスアレイに登録されているか
否かチエツクして、その結果をリクエスト制御部
１１０に伝える。ここで、リクエストアドレスが
アドレスアレイに登録されている場合をIn BS、
登録されていない場合をNot in BSと呼ぶ。い
ま、フエツチリクエストの場合、リクエスト制御
部１１０は、In BSのときはBS１１２よりデー
タをフエツチしてCH１０１あるいはCPU１０
２，１０３のリクエスト発行元に該データを転送
し、Not in BSのときはBS１１２上の不用デー
タをMS１１３に戻して、リクエストアドレスを
含むライン単位のデータをMS１１３から新たに
BS１１２へ転送した後、目的のデータをリクエ
スト発行元へ転送する。また、ストアリクエスト
の場合は、In BSのリクエストについてはBS１
１２のみにデータを書き込み（すなわち、これが
ストアイン方式である）、Not in BSのリクエス
トについては、MS１１３に該データを含むライ
ンをBSに登録した後該データを書き込む。
行されるメモリリクエストは、それぞれリクエス
ト受付部１０６，１０７，１０８へ一担取り込ま
れる。このリクエスト受付部１０６〜１０８に取
り込まれたメモリリクエストの１つをプライオリ
テイ回路１０９が選択し、リクエスト制御部１１
０とデイレクトリ部１１１へ与える。デイレクト
リ部１１１は、BS１１２に格納されているデー
タのMSアドレスを登録しているアドレスアレ
イ、及び、その周辺回路を有し、メモリリクエス
トアドレスがアドレスアレイに登録されているか
否かチエツクして、その結果をリクエスト制御部
１１０に伝える。ここで、リクエストアドレスが
アドレスアレイに登録されている場合をIn BS、
登録されていない場合をNot in BSと呼ぶ。い
ま、フエツチリクエストの場合、リクエスト制御
部１１０は、In BSのときはBS１１２よりデー
タをフエツチしてCH１０１あるいはCPU１０
２，１０３のリクエスト発行元に該データを転送
し、Not in BSのときはBS１１２上の不用デー
タをMS１１３に戻して、リクエストアドレスを
含むライン単位のデータをMS１１３から新たに
BS１１２へ転送した後、目的のデータをリクエ
スト発行元へ転送する。また、ストアリクエスト
の場合は、In BSのリクエストについてはBS１
１２のみにデータを書き込み（すなわち、これが
ストアイン方式である）、Not in BSのリクエス
トについては、MS１１３に該データを含むライ
ンをBSに登録した後該データを書き込む。
本発明は第１図におけるデイレクトリ部１１１
に係わるものである。第２図に本発明の一実施例
を示す。便宜上、以下の説明では、アドレスアレ
イは256カラム×４ローで構成され、BSとMS間
のデータ転送は256バイトのラインを単位として
行われるとする。
に係わるものである。第２図に本発明の一実施例
を示す。便宜上、以下の説明では、アドレスアレ
イは256カラム×４ローで構成され、BSとMS間
のデータ転送は256バイトのラインを単位として
行われるとする。
第３図はリクエストアドレスのビツト構成で該
リクエストアドレスは28ビツトとそれに付随する
４ビツトのパリテイチエツクビツトP0〜P3から
なるとしている。このリクエストアドレスの内、
ビツト15〜22をアドレスアレイ索引用のカラムア
ドレス、ビツト０〜14をアドレスアレイえの登録
アドレスとして使用する。ビツト０〜22はライン
アドレス、ビツト23〜27はライン内アドレスを示
す。第４図はアドレスアレイの１エントリの登録
内容で、Ｖは該エントリの有効性を示すビツト、
VpはＶビツトのパリテイビツト、ビツト０〜14
は登録アドレスである。
リクエストアドレスは28ビツトとそれに付随する
４ビツトのパリテイチエツクビツトP0〜P3から
なるとしている。このリクエストアドレスの内、
ビツト15〜22をアドレスアレイ索引用のカラムア
ドレス、ビツト０〜14をアドレスアレイえの登録
アドレスとして使用する。ビツト０〜22はライン
アドレス、ビツト23〜27はライン内アドレスを示
す。第４図はアドレスアレイの１エントリの登録
内容で、Ｖは該エントリの有効性を示すビツト、
VpはＶビツトのパリテイビツト、ビツト０〜14
は登録アドレスである。
さて、第２図において、アドレスレジスタ３０
１にはプライオリテイ回路１０９により選択され
たリクエストアドレス（ラインアドレス）がセツ
トされる。このアドレスレジスタ３０１のカラム
アドレスを線３２２を介してアドレスアレイ３０
２及びECCアレイ３０３に与え、アドレスアレ
イ３０２内の該当カラムの４ローの内容、及び
ECCアレイ３０３内の同じく該当カラムのECC
チエツクコードを読み出す。なお、ECCアレイ
３０３には、アドレスアレイ３０２のそれぞれ対
応するカラムの４ロー分の登録データに対する
ECCチエツクコードが格納されているとする。
１にはプライオリテイ回路１０９により選択され
たリクエストアドレス（ラインアドレス）がセツ
トされる。このアドレスレジスタ３０１のカラム
アドレスを線３２２を介してアドレスアレイ３０
２及びECCアレイ３０３に与え、アドレスアレ
イ３０２内の該当カラムの４ローの内容、及び
ECCアレイ３０３内の同じく該当カラムのECC
チエツクコードを読み出す。なお、ECCアレイ
３０３には、アドレスアレイ３０２のそれぞれ対
応するカラムの４ロー分の登録データに対する
ECCチエツクコードが格納されているとする。
比較回路３０４0〜３０４3はアドレスアレイ３
０２の各ローに対応しており、それぞれアドレス
アレイ３０２から読み出された該当ローの登録デ
ータと線３２１を介して与えられるアドレスレジ
スタ３０１の上位アドレスと比較する。この比較
回路３０４0〜３０４3での比較動作は、パリテイ
ビツトも含めて第４図に示されている全ビツトに
ついて行う。このため、アドレスアレイ３０２か
らの読出しデータに誤りがあると、そのローに実
際にはリクエストアドレスが登録されていてもい
なくても、比較結果は、データ誤りの発生したロ
ーでIn BSとなることはない。
０２の各ローに対応しており、それぞれアドレス
アレイ３０２から読み出された該当ローの登録デ
ータと線３２１を介して与えられるアドレスレジ
スタ３０１の上位アドレスと比較する。この比較
回路３０４0〜３０４3での比較動作は、パリテイ
ビツトも含めて第４図に示されている全ビツトに
ついて行う。このため、アドレスアレイ３０２か
らの読出しデータに誤りがあると、そのローに実
際にはリクエストアドレスが登録されていてもい
なくても、比較結果は、データ誤りの発生したロ
ーでIn BSとなることはない。
比較回路３０４0〜３０４3での比較結果、一致
が検出されると、選択回路３０５は線３２４を介
して、どのローでIn BSかをリクエスト制御部１
１０へ連絡する。これにより、リクエスト制御部
１１０では、BS１１２の該当カラム、該当ロー
をアクセスし、そのライン内アドレスに対してデ
ータの読み書きを行う。
が検出されると、選択回路３０５は線３２４を介
して、どのローでIn BSかをリクエスト制御部１
１０へ連絡する。これにより、リクエスト制御部
１１０では、BS１１２の該当カラム、該当ロー
をアクセスし、そのライン内アドレスに対してデ
ータの読み書きを行う。
アドレスレジスタ３０１のカラムアドレスはカ
ラムアドレスレジスタ３０６にもセツトされ、こ
れでリプレースメントアレイ（RA）３０８の該
当カラムが選択される。RA３０８には、アドレ
スアレイ３０２の各カラム対応に、BS１１２を
例えばLRU（Least Recently Used）方式でリプ
レースするためのリプレース情報が格納されてい
る。比較回路３０４0〜３０４3における各ローの
比較結果は、選択回路３０５を介してレジスタ３
０７にセツトされる。In BSの場合、RA３０８
はレジスタ３０７の内容にもとづき、In BSのロ
ーが最もあとにリプレースされるように、該当カ
ラムのリプレース情報を更新する。
ラムアドレスレジスタ３０６にもセツトされ、こ
れでリプレースメントアレイ（RA）３０８の該
当カラムが選択される。RA３０８には、アドレ
スアレイ３０２の各カラム対応に、BS１１２を
例えばLRU（Least Recently Used）方式でリプ
レースするためのリプレース情報が格納されてい
る。比較回路３０４0〜３０４3における各ローの
比較結果は、選択回路３０５を介してレジスタ３
０７にセツトされる。In BSの場合、RA３０８
はレジスタ３０７の内容にもとづき、In BSのロ
ーが最もあとにリプレースされるように、該当カ
ラムのリプレース情報を更新する。
一方、比較回路３０４0〜３０４3のいずれでも
一致が検出されない場合、選択回路３０５は線３
２４を介してNot in BSをリクエスト制御部１
１０へ連絡する。このNot in BSが発生すると、
該当カラムの４ローの内、一つを選択してリプレ
ースしてやる必要がある。この場合、一般には
RA３０８の指示に従つてリプレースローを決定
すればよいが、実際にはIn BSであるにもかかわ
らず、前述の如くアドレスアレイ３０２の読出し
データの誤りでNot in BSとなる場合がある。
この場合、RA３０８の指示に従つてリプレース
ローを決めると、２重登録の危険性が生じる。こ
れを防止するため、ECCチエツクを行い、エラ
ーの無い場合はRA３０８の指示に従つてリプレ
ースローを決めるが、エラーがある場合は該エラ
ーのローをリプレースローとして選択する。以
下、これについて説明する。
一致が検出されない場合、選択回路３０５は線３
２４を介してNot in BSをリクエスト制御部１
１０へ連絡する。このNot in BSが発生すると、
該当カラムの４ローの内、一つを選択してリプレ
ースしてやる必要がある。この場合、一般には
RA３０８の指示に従つてリプレースローを決定
すればよいが、実際にはIn BSであるにもかかわ
らず、前述の如くアドレスアレイ３０２の読出し
データの誤りでNot in BSとなる場合がある。
この場合、RA３０８の指示に従つてリプレース
ローを決めると、２重登録の危険性が生じる。こ
れを防止するため、ECCチエツクを行い、エラ
ーの無い場合はRA３０８の指示に従つてリプレ
ースローを決めるが、エラーがある場合は該エラ
ーのローをリプレースローとして選択する。以
下、これについて説明する。
Not in BSの場合、RA３０８はカラムアドレ
スレジスタ３０６で示されるカラムのリプレース
情報を読み出してレジスタ３０９にセツトする。
一方、アドレスアレイ３０２とECCアレイ３０
３の該当カラムから読み出された４ロー分の登録
データとそのECCチエツクコードは線３２３を
介してレジスタ３１１にセツトされている。
ECC検査・訂正回路３１２は、レジスタ３１１
の内容についてECCチエツクを行い、それが正
常か否かと共に、訂正可能エラーが検出された場
合は該訂正可能エラービツトを含むローアドレス
を、線３２５を介してリプレースロー決定回路３
１０に伝える。同時に、訂正可能エラーが検出さ
れた場合、ECC検査・訂正回路３１２はエラー
ビツトを訂正し、この訂正したアドレスをレジス
タ３１３にセツトする。
スレジスタ３０６で示されるカラムのリプレース
情報を読み出してレジスタ３０９にセツトする。
一方、アドレスアレイ３０２とECCアレイ３０
３の該当カラムから読み出された４ロー分の登録
データとそのECCチエツクコードは線３２３を
介してレジスタ３１１にセツトされている。
ECC検査・訂正回路３１２は、レジスタ３１１
の内容についてECCチエツクを行い、それが正
常か否かと共に、訂正可能エラーが検出された場
合は該訂正可能エラービツトを含むローアドレス
を、線３２５を介してリプレースロー決定回路３
１０に伝える。同時に、訂正可能エラーが検出さ
れた場合、ECC検査・訂正回路３１２はエラー
ビツトを訂正し、この訂正したアドレスをレジス
タ３１３にセツトする。
リプレース決定回路３１０では、ECCエラー
の無い場合はレジスタ３０９のリプレース情報に
よつてリプレースローを決定し、ECCエラー有
りの場合はECC検査・訂正回路３１２で検出さ
れた訂正可能エラーを含むローをリプレースロー
として決定する。このリプレースロー番号が線３
２６を介してアドレスアレイ３０２に与えられる
ことにより、アドレスアレイ３０２は該当カラム
内の該ローに対し、アドレスレジスタ３０１の上
位アドレスを線３２０を介して登録する。リプレ
ースロー決定回路３１０で決定したリプレースロ
ー番号は選択回路３１４にも与えられる。これに
より選択回路３１４では、リプレースされるロー
ついては線３２１上の新たに登録するアドレスを
選択し、リプレースされないローについては線３
２３上のアドレスアレイ３０２から読み出された
登録済のアドレスを選択する。この選択回路３１
４の出力データに対し、ECC生成回路３１５で
新たにECCチエツクコードを生成し、レジスタ
３１６、線３２７を介してECCアレイ３０３の
該当カラムに格納する。なお、ECCエラーの無
い場合、線３２６のリプレースロー番号を用い、
アドレスアレイ３０２から読み出された４ロー分
の登録済アドレスのうち、リプレースロー番号に
対応する登録済アドレスをレジスタ３１３にセツ
トする。
の無い場合はレジスタ３０９のリプレース情報に
よつてリプレースローを決定し、ECCエラー有
りの場合はECC検査・訂正回路３１２で検出さ
れた訂正可能エラーを含むローをリプレースロー
として決定する。このリプレースロー番号が線３
２６を介してアドレスアレイ３０２に与えられる
ことにより、アドレスアレイ３０２は該当カラム
内の該ローに対し、アドレスレジスタ３０１の上
位アドレスを線３２０を介して登録する。リプレ
ースロー決定回路３１０で決定したリプレースロ
ー番号は選択回路３１４にも与えられる。これに
より選択回路３１４では、リプレースされるロー
ついては線３２１上の新たに登録するアドレスを
選択し、リプレースされないローについては線３
２３上のアドレスアレイ３０２から読み出された
登録済のアドレスを選択する。この選択回路３１
４の出力データに対し、ECC生成回路３１５で
新たにECCチエツクコードを生成し、レジスタ
３１６、線３２７を介してECCアレイ３０３の
該当カラムに格納する。なお、ECCエラーの無
い場合、線３２６のリプレースロー番号を用い、
アドレスアレイ３０２から読み出された４ロー分
の登録済アドレスのうち、リプレースロー番号に
対応する登録済アドレスをレジスタ３１３にセツ
トする。
Not in BSの通知を受けたリクエスト制御部
１１０では、まず、BS１１２における該当カラ
ム中の上記リプレースロー決定回路３１０で選択
されたリプレースローのデータを読み出し、レジ
スタ３１３内の登録アドレスで示されるMS１１
３上の所定領域へ書き戻す。その後、リクエスト
アドレスのラインアドレスで示されるMS１１３
上の領域のデータを読み出し、BS１１２の該当
カラム中の上記リプレースローに対して転送す
る。
１１０では、まず、BS１１２における該当カラ
ム中の上記リプレースロー決定回路３１０で選択
されたリプレースローのデータを読み出し、レジ
スタ３１３内の登録アドレスで示されるMS１１
３上の所定領域へ書き戻す。その後、リクエスト
アドレスのラインアドレスで示されるMS１１３
上の領域のデータを読み出し、BS１１２の該当
カラム中の上記リプレースローに対して転送す
る。
なお、ECC検出・訂正回路３１２においては
訂正不可能なエラーが検出された場合は、例えば
マシンチエツク割込み等により回復動作あるいは
機能縮小等が試みられることになる。これは本発
明に直接関係するところではないので、これ以上
の説明は省略する。
訂正不可能なエラーが検出された場合は、例えば
マシンチエツク割込み等により回復動作あるいは
機能縮小等が試みられることになる。これは本発
明に直接関係するところではないので、これ以上
の説明は省略する。
以上の説明から明らかな如く、本実施例によれ
ば次のような効果が得られる。
ば次のような効果が得られる。
(1) In BSの場合はECC回路を動作させる必要が
ないため、BSのアクセスタイムにECC回路の
動作によるオーバヘツドが加わることがない。
ないため、BSのアクセスタイムにECC回路の
動作によるオーバヘツドが加わることがない。
(2) Not in BSとなつた場合、アドレスアレイ
の読出しデータに誤りが発生しているケース
は、訂正可能誤りでは該当ローをリプレースロ
ーとして選択し、訂正済アドレスによりBSか
らMSへデータを書き戻すので、データは失な
われず、又、アドレスアレイの誤りも回復され
る。
の読出しデータに誤りが発生しているケース
は、訂正可能誤りでは該当ローをリプレースロ
ーとして選択し、訂正済アドレスによりBSか
らMSへデータを書き戻すので、データは失な
われず、又、アドレスアレイの誤りも回復され
る。
(3) 実際にはIn BSであるにもかかわらず、アド
レスアレイの読出しデータに誤りが発生してい
てNot in BSとなつた場合、誤りビツトを含
むローをリプレースローとして選択するので、
２重登録の危険性が防止される。
レスアレイの読出しデータに誤りが発生してい
てNot in BSとなつた場合、誤りビツトを含
むローをリプレースローとして選択するので、
２重登録の危険性が防止される。
以上述べたように、本発明によれば、実際には
バツフアメモリ内にリクエスト先のデータが格納
されているにもかかわらず、アドレスアレイの読
出しデータに誤りが発生していてアドレスアレイ
に登録されている主記憶アドレスとリクエストア
ドレスが不一致となつた場合であつても、２重登
録となる危険性を防止することができる。
バツフアメモリ内にリクエスト先のデータが格納
されているにもかかわらず、アドレスアレイの読
出しデータに誤りが発生していてアドレスアレイ
に登録されている主記憶アドレスとリクエストア
ドレスが不一致となつた場合であつても、２重登
録となる危険性を防止することができる。
第１図は本発明が対象とするデータ処理装置の
構成例を示す図、第２図は本発明の一実施例で第
１図におけるデイレクトリ部の詳細図、第３図は
リクエストアドレスの一例を示す図、第４図はア
ドレスアレイの登録アドレスの一例を示す図であ
る。 １０１…入出力チヤネル装置、１０２，１０３
…中央処理装置、１０４…記憶制御装置、１１２
…バツフアメモリ、１１３…主記憶装置、３０１
…リクエストアドレスレジスタ、３０２…アドレ
スアレイ、３０３…ECCアレイ、３０８…リプ
レースアメントレイ、３１０…リプレースロー決
定回路、３１２…ECC検査・訂正回路、３１５
…ECCチエツクコード生成回路。
構成例を示す図、第２図は本発明の一実施例で第
１図におけるデイレクトリ部の詳細図、第３図は
リクエストアドレスの一例を示す図、第４図はア
ドレスアレイの登録アドレスの一例を示す図であ
る。 １０１…入出力チヤネル装置、１０２，１０３
…中央処理装置、１０４…記憶制御装置、１１２
…バツフアメモリ、１１３…主記憶装置、３０１
…リクエストアドレスレジスタ、３０２…アドレ
スアレイ、３０３…ECCアレイ、３０８…リプ
レースアメントレイ、３１０…リプレースロー決
定回路、３１２…ECC検査・訂正回路、３１５
…ECCチエツクコード生成回路。
Claims (1)
- 【特許請求の範囲】 １ 主記憶装置と、当該主記憶装置のデータの一
部を格納するバツフアメモリと、当該バツフアメ
モリに格納されるデータの主記憶アドレスを登録
するアドレスアレイとを有するデータ処理装置の
バツフアメモリ制御方法において、 前記バツフアメモリに主記憶の一部のデータを
格納する際、前記データの主記憶アドレスと共に
当該主記憶アドレスに対するパリテイチエツクビ
ツトおよび所定のアルゴリズムにより得られる
ECCチエツクコードをアドレスアレイに登録し、 前記主記憶装置へのリクエストの際、当該リク
エストアドレスと前記アドレスアレイに格納され
たアドレスとをパリテイチエツクビツトと共に比
較し、前記リクエストアドレスに対応するデータ
が前記バツフアメモリ内に存在するか否かを判定
し、 前記判定の結果前記リクエストアドレスに対応
するデータが前記バツフアメモリに存在しないと
き、前記アドレスアレイから読みだした主記憶ア
ドレスに対して前記ECCチエツクコードを用い
てエラー検出を行い、 エラーが検出されない場合には所定のアルゴリ
ズムにより前記バツフアメモリ中のリプレース領
域を決定してリプレース処理を行い、 エラーが検出された場合にはエラービツトを含
む登録アドレスに対応する前記バツフアメモリ中
の領域をリプレース領域として決定し、前記
ECCチエツクコードにより当該エラーを訂正し
てリプレース処理を行うことを特徴とするバツフ
アメモリ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59044022A JPS60189553A (ja) | 1984-03-09 | 1984-03-09 | バッファメモリ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59044022A JPS60189553A (ja) | 1984-03-09 | 1984-03-09 | バッファメモリ制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60189553A JPS60189553A (ja) | 1985-09-27 |
| JPH0353660B2 true JPH0353660B2 (ja) | 1991-08-15 |
Family
ID=12680034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59044022A Granted JPS60189553A (ja) | 1984-03-09 | 1984-03-09 | バッファメモリ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60189553A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63257854A (ja) * | 1987-04-15 | 1988-10-25 | Nec Corp | Ｌｒｕメモリ障害検出回路 |
| JPWO2007096998A1 (ja) * | 2006-02-24 | 2009-07-09 | 富士通株式会社 | キャッシュメモリ装置およびキャッシュメモリ制御方法 |
-
1984
- 1984-03-09 JP JP59044022A patent/JPS60189553A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60189553A (ja) | 1985-09-27 |
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