JPH0353812B2 - - Google Patents
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- Publication number
- JPH0353812B2 JPH0353812B2 JP57233783A JP23378382A JPH0353812B2 JP H0353812 B2 JPH0353812 B2 JP H0353812B2 JP 57233783 A JP57233783 A JP 57233783A JP 23378382 A JP23378382 A JP 23378382A JP H0353812 B2 JPH0353812 B2 JP H0353812B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- pull
- integrated circuit
- voltage
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Logic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は半導体集積回路の試験方法に係り、特
に半導体集積回路の入力端子と電源間に比較的高
抵抗のプルダウンまたはプルアツプ抵抗を挿入し
た半導体集積回路の試験方法に関する。
に半導体集積回路の入力端子と電源間に比較的高
抵抗のプルダウンまたはプルアツプ抵抗を挿入し
た半導体集積回路の試験方法に関する。
(2) 技術の背景
近時、ECL集積回路等の入力端子とVEE電源
間に未使用時の集積回路をローレベルまたはハイ
レベルの固定するためにプルダウンまたはプルア
ツプ抵抗としてかなりの高抵抗を接続したものが
汎用のECL集積回路に広く利用されている。
間に未使用時の集積回路をローレベルまたはハイ
レベルの固定するためにプルダウンまたはプルア
ツプ抵抗としてかなりの高抵抗を接続したものが
汎用のECL集積回路に広く利用されている。
例えばECL集積回路３としては第１図に示す
ように複数の入力端子１，２は第１乃至第３のト
ランジスタTr１，Tr２，Tr３でECL構成された
第１のトランジスタTr１のベースに接続され、
第１及び第２のトランジスタTr１，Tr２のコレ
クタは抵抗Ｒ１，Ｒ２を介して電源VCCに接続
され、第１及び第２のトランジスタTr１，Tr２
のエミツタは共通接続されて、第３のトランジス
タTr３のコレクタに接続されている。更に第３
のトランジスタTr３のエミツタは抵抗Ｒ３を介
してVEE電源に接続され第２のトランジスタTr
２のベースにはVREF電圧が第３のトランジスタ
Tr３のベースにはVCS電圧が加えられ、プルダ
ウン抵抗RP１及びRP２が入力端子１または２と
VEE電源間に接続されたものが知られている。
ように複数の入力端子１，２は第１乃至第３のト
ランジスタTr１，Tr２，Tr３でECL構成された
第１のトランジスタTr１のベースに接続され、
第１及び第２のトランジスタTr１，Tr２のコレ
クタは抵抗Ｒ１，Ｒ２を介して電源VCCに接続
され、第１及び第２のトランジスタTr１，Tr２
のエミツタは共通接続されて、第３のトランジス
タTr３のコレクタに接続されている。更に第３
のトランジスタTr３のエミツタは抵抗Ｒ３を介
してVEE電源に接続され第２のトランジスタTr
２のベースにはVREF電圧が第３のトランジスタ
Tr３のベースにはVCS電圧が加えられ、プルダ
ウン抵抗RP１及びRP２が入力端子１または２と
VEE電源間に接続されたものが知られている。
(3) 従来技術と問題点
このような構造の半導体集積回路に於いては第
１の入力端子と第２の入力端子間の短絡試験等を
行なう場合にはプルダウン抵抗RP１，RP２によ
つて入力端子１，２間に加えた電圧によつて電流
ｉ１またはｉ２が流れて入力端子間の短絡試験を
行うことが出来ない問題があつた。
１の入力端子と第２の入力端子間の短絡試験等を
行なう場合にはプルダウン抵抗RP１，RP２によ
つて入力端子１，２間に加えた電圧によつて電流
ｉ１またはｉ２が流れて入力端子間の短絡試験を
行うことが出来ない問題があつた。
更に入力特性試験等では第１図に於いてプルダ
ウン抵抗RP１，RP２が付加されていないものと
すると入力電圧VINと入力電流IINとの関係曲線
は第２図の符号４で示すような曲線となる。すな
わち、第１のトランジスタTr１に加えられる入
力電圧VINが、第２のトランジスタTr２のベー
スに加えられたリフアレンス電圧VREFより低い
電圧では電流IINは流れず、VREFに近づいてく
ると電流が流れ始め所定レベル以上になると第１
のトランジスタTr１がオン状態、第２のトラン
ジスタTr２がカツトオフ状態となるために、曲
線４で示す入力特性曲線が得られるが、プルダウ
ン抵抗RP１，RP２が挿入されていると直線５で
示すように、入力電流のIINがVINの始めの状態
から流れて入力特性試験が出来ない欠点を生じて
いた。
ウン抵抗RP１，RP２が付加されていないものと
すると入力電圧VINと入力電流IINとの関係曲線
は第２図の符号４で示すような曲線となる。すな
わち、第１のトランジスタTr１に加えられる入
力電圧VINが、第２のトランジスタTr２のベー
スに加えられたリフアレンス電圧VREFより低い
電圧では電流IINは流れず、VREFに近づいてく
ると電流が流れ始め所定レベル以上になると第１
のトランジスタTr１がオン状態、第２のトラン
ジスタTr２がカツトオフ状態となるために、曲
線４で示す入力特性曲線が得られるが、プルダウ
ン抵抗RP１，RP２が挿入されていると直線５で
示すように、入力電流のIINがVINの始めの状態
から流れて入力特性試験が出来ない欠点を生じて
いた。
(4) 発明の目的
本発明は上記従来の欠点に鑑みプルダウンまた
はプルアツプ抵抗を入力端子とVEE電源間に挿
入しても短絡試験や入力特性試験を正常に行い得
る反導体集積回路の試験方法を提供することを目
的とするものである。
はプルアツプ抵抗を入力端子とVEE電源間に挿
入しても短絡試験や入力特性試験を正常に行い得
る反導体集積回路の試験方法を提供することを目
的とするものである。
(5) 発明の構成
そしてこの目的は、複数の入力回路を備えた集
積回路の夫々へ共通の第１の電圧を供給する第１
の電源端子と、上記入力回路の夫々の入力端子へ
第２の電圧を供給する第２の電源端子と、上記
夫々の入力端子と上記第２の電源端子間に、未使
用時の集積回路をローレベル又はハイレベルに固
定するためのプルダウン又はプルアツプ抵抗とダ
イオードを順方向に接続した直列回路とを具備
し、上記集積回路のウエーハはスクライブされる
前の入力特性試験時には上記第１及び第２の電源
端子より電圧を供給して試験を行い、ウエーハを
スクライブした後の短絡試験時には上記第１及び
第２の電源端子間を接続して試験を行うようにし
て成ることを特徴とする半導体集積回路の試験方
法を提供することによつて達成される。
積回路の夫々へ共通の第１の電圧を供給する第１
の電源端子と、上記入力回路の夫々の入力端子へ
第２の電圧を供給する第２の電源端子と、上記
夫々の入力端子と上記第２の電源端子間に、未使
用時の集積回路をローレベル又はハイレベルに固
定するためのプルダウン又はプルアツプ抵抗とダ
イオードを順方向に接続した直列回路とを具備
し、上記集積回路のウエーハはスクライブされる
前の入力特性試験時には上記第１及び第２の電源
端子より電圧を供給して試験を行い、ウエーハを
スクライブした後の短絡試験時には上記第１及び
第２の電源端子間を接続して試験を行うようにし
て成ることを特徴とする半導体集積回路の試験方
法を提供することによつて達成される。
(6) 発明の実施例
第３図は本発明の一実施例を示すの半導体集積
回路の試験方法の回路図、第４図は本発明の他の
実施例を示す半導体集積回路の試験方法の回路
図、第５図は本発明のTTL構成の半導体集積回
路の試験方法に適用した場合の回路図である。
回路の試験方法の回路図、第４図は本発明の他の
実施例を示す半導体集積回路の試験方法の回路
図、第５図は本発明のTTL構成の半導体集積回
路の試験方法に適用した場合の回路図である。
尚第１図と同一部分には同一符号を付して重複
説明を省略する。第３図に於いてはプルダウン抵
抗RP１，RP２の一端にダイオードＤ１，Ｄ２の
陽極を接続し、陰極をVEE電圧源に接続する。
説明を省略する。第３図に於いてはプルダウン抵
抗RP１，RP２の一端にダイオードＤ１，Ｄ２の
陽極を接続し、陰極をVEE電圧源に接続する。
このような構成にすれば入力端子１，２間にピ
ン間の短絡試験用の電圧を加えても電流ｉ１，ｉ
２は流れないために短絡試験を行うことが出来
る。
ン間の短絡試験用の電圧を加えても電流ｉ１，ｉ
２は流れないために短絡試験を行うことが出来
る。
第４図に示すものはプルダウン抵抗RP１，RP
２の一端をダイオードＤ１，Ｄ２の陽極に接続
し、陽極を集積回路３に特別に設けたパツド６，
６に接続し、点線で示すように第３のトランジス
タTr３のエミツタに接続された抵抗Ｒ３または
VEE１電源とダイオードＤ１，Ｄ２の陰極間を
切り離し、パツド６とパツド７には別々のVEE
電圧すなわちVEE１，VEE２を加えるようにし
ている。
２の一端をダイオードＤ１，Ｄ２の陽極に接続
し、陽極を集積回路３に特別に設けたパツド６，
６に接続し、点線で示すように第３のトランジス
タTr３のエミツタに接続された抵抗Ｒ３または
VEE１電源とダイオードＤ１，Ｄ２の陰極間を
切り離し、パツド６とパツド７には別々のVEE
電圧すなわちVEE１，VEE２を加えるようにし
ている。
上記構成によるとウエーハがスクライブされな
い前の試験時、すなわち入力特性試験を行う時に
VEE２，VEE１は切り離されているために第２
図の曲線４で示すような特性曲線試験が得られ
る。
い前の試験時、すなわち入力特性試験を行う時に
VEE２，VEE１は切り離されているために第２
図の曲線４で示すような特性曲線試験が得られ
る。
次にチツプにスクライブしてパツケージし出荷
する段階では点線で示す部分を接続して第３図に
示すと同様の状態に構成する。
する段階では点線で示す部分を接続して第３図に
示すと同様の状態に構成する。
第５図は本発明の他の実施例を示すものであ
り、集積回路３はTTL構成となされたものでこ
の場合には入力端子１に対しプルアツプ抵抗RP
３が付加されているがこの場合はプルアツプ抵抗
の一端を入力端子に他端をダイオードＤ３の陰極
に接続するように構成すればECL構成と同様に
ピン間の短絡試験を行うことが可能となる。尚ト
ランジスタTr４，Tr５，Tr６，Tr７，Tr８，
Tr９はTTL構成の半導体集積回路の一実施例で
ある。
り、集積回路３はTTL構成となされたものでこ
の場合には入力端子１に対しプルアツプ抵抗RP
３が付加されているがこの場合はプルアツプ抵抗
の一端を入力端子に他端をダイオードＤ３の陰極
に接続するように構成すればECL構成と同様に
ピン間の短絡試験を行うことが可能となる。尚ト
ランジスタTr４，Tr５，Tr６，Tr７，Tr８，
Tr９はTTL構成の半導体集積回路の一実施例で
ある。
(6) 発明の効果
本発明は上述の如く構成させたので集積回路の
電源と入力端子間にプルダウンまたはプルアツプ
抵抗を接続したものであつてもピン間シヨートテ
ストや入力特性テストを行うことが出来るだけで
なく出荷状態ではプルダウンまたプルアツプ抵抗
が付加された状態で入力を常時ローレベルまたは
ハイレベルに設定出来る特徴を有する。
電源と入力端子間にプルダウンまたはプルアツプ
抵抗を接続したものであつてもピン間シヨートテ
ストや入力特性テストを行うことが出来るだけで
なく出荷状態ではプルダウンまたプルアツプ抵抗
が付加された状態で入力を常時ローレベルまたは
ハイレベルに設定出来る特徴を有する。
第１図は従来のECL構成の半導体集積回路の
試験方法の回路図、第２図は入力特性を説明する
ための入力電圧と入力電流との関係を説明するた
めの特性曲線図、第３図は本発明のECL構成の
半導体集積回路の試験方法の回路図、第４図は本
発明のECL構成の半導体集積回路の試験方法の
他の実施例を示す回路図、第５図は本発明の
TTL構成の半導体集積回路の試験方法の回路図
である。１，２……入力端子、３……集積回路、
６，７……パツド、RP１，RP２……プルダウン
抵抗、RP３……プルアツプ抵抗、Ｄ１，Ｄ２，
Ｄ３……ダイオード、Tr１，Tr２，Tr３……ト
ランジスタ、Ｒ１，Ｒ２，Ｒ３……抵抗。
試験方法の回路図、第２図は入力特性を説明する
ための入力電圧と入力電流との関係を説明するた
めの特性曲線図、第３図は本発明のECL構成の
半導体集積回路の試験方法の回路図、第４図は本
発明のECL構成の半導体集積回路の試験方法の
他の実施例を示す回路図、第５図は本発明の
TTL構成の半導体集積回路の試験方法の回路図
である。１，２……入力端子、３……集積回路、
６，７……パツド、RP１，RP２……プルダウン
抵抗、RP３……プルアツプ抵抗、Ｄ１，Ｄ２，
Ｄ３……ダイオード、Tr１，Tr２，Tr３……ト
ランジスタ、Ｒ１，Ｒ２，Ｒ３……抵抗。
Claims (1)
- 【特許請求の範囲】 １ 複数の入力回路を備えた集積回路の夫々へ共
通の第１の電圧を供給する第１の電源端子と、 上記入力回路の夫々の入力端子へ第２の電圧を
供給する第２の電源端子と、 上記夫々の入力端子と上記第２の電源端子間
に、未使用時の集積回路をローレベル又はハイレ
ベルに固定するためのプルダウン又はプルアツプ
抵抗とダイオードを順方向に接続した直列回路と
を具備し、 上記集積回路のウエーハはスクライブされる前
の入力特性試験時には上記第１及び第２の電源端
子より電圧を供給して試験を行い、ウエーハをス
クライブした後の短絡試験時には上記第１及び第
２の電源端子間を接続して試験を行うようにして
成ることを特徴とする半導体集積回路の試験方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233783A JPS59125124A (ja) | 1982-12-29 | 1982-12-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233783A JPS59125124A (ja) | 1982-12-29 | 1982-12-29 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59125124A JPS59125124A (ja) | 1984-07-19 |
| JPH0353812B2 true JPH0353812B2 (ja) | 1991-08-16 |
Family
ID=16960494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57233783A Granted JPS59125124A (ja) | 1982-12-29 | 1982-12-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59125124A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0192819A (ja) * | 1987-10-02 | 1989-04-12 | Nec Corp | 集積回路 |
| JPH07107927B2 (ja) * | 1988-02-24 | 1995-11-15 | 日本電気株式会社 | 半導体集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5313325U (ja) * | 1976-05-24 | 1978-02-03 |
-
1982
- 1982-12-29 JP JP57233783A patent/JPS59125124A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59125124A (ja) | 1984-07-19 |
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