JPH0192819A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH0192819A JPH0192819A JP62250521A JP25052187A JPH0192819A JP H0192819 A JPH0192819 A JP H0192819A JP 62250521 A JP62250521 A JP 62250521A JP 25052187 A JP25052187 A JP 25052187A JP H0192819 A JPH0192819 A JP H0192819A
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- JP
- Japan
- Prior art keywords
- pull
- integrated circuit
- power supply
- resistor
- supply lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 101100489717 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND2 gene Proteins 0.000 abstract description 5
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- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 abstract description 2
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Landscapes
- Power Sources (AREA)
- Static Random-Access Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路に関し、特にＣＭＯ３型Ｏ３回路によ
り構成される集積回路に関する。
り構成される集積回路に関する。
従来、ＣＭＯ９型Ｏ９回路により構成される集積回路に
おいては、その実使用時における多層性を増大させ、シ
ステム全体としての使用部品点数を削減することを目的
として、集積回路の入出力端子部分におけるワイヤード
論理和を形成するためのプルアップ抵抗およびプルダウ
ン抵抗を、前記集積回路内に内蔵している。この場合、
前記プルアップ抵抗およびプルダウン抵抗に接続される
電源ラインと、前記ＣＭＯ３論理回路により形成される
内部回路に対する電源ラインとは、集積回路チップ上に
おいて接続されて構成されるのが一般である。
おいては、その実使用時における多層性を増大させ、シ
ステム全体としての使用部品点数を削減することを目的
として、集積回路の入出力端子部分におけるワイヤード
論理和を形成するためのプルアップ抵抗およびプルダウ
ン抵抗を、前記集積回路内に内蔵している。この場合、
前記プルアップ抵抗およびプルダウン抵抗に接続される
電源ラインと、前記ＣＭＯ３論理回路により形成される
内部回路に対する電源ラインとは、集積回路チップ上に
おいて接続されて構成されるのが一般である。
上述した従来の集積回路を構成しているＣＭＯ８論理回
路は、その基本回路の構成上直流電源電流（消費電流）
の値が殆ど零であり、高集積化の方向に対して多大の優
位点を有している。従って、ＣＭＯ８論理回路による集
積回路の製造工程において、その直流電源電流値を測定
し、前記直流電源電流値が規定値（設計値）以内にある
ことを試験することは、直流電源電流値自体のチェツり
のみならず、前記集積回路の内部全体にわたって異常論
理信号状態の介在の有無をチエツクすることに対応して
おり、集積回路全体の試験方法としては、機能試験（フ
ァンクションテスト）に匹敵する効果的な方法である。
路は、その基本回路の構成上直流電源電流（消費電流）
の値が殆ど零であり、高集積化の方向に対して多大の優
位点を有している。従って、ＣＭＯ８論理回路による集
積回路の製造工程において、その直流電源電流値を測定
し、前記直流電源電流値が規定値（設計値）以内にある
ことを試験することは、直流電源電流値自体のチェツり
のみならず、前記集積回路の内部全体にわたって異常論
理信号状態の介在の有無をチエツクすることに対応して
おり、集積回路全体の試験方法としては、機能試験（フ
ァンクションテスト）に匹敵する効果的な方法である。
然るに、前述したプルアップ抵抗およびプルダウン抵抗
を内蔵した従来の集積回路においては、前記プルアップ
抵抗およびプルダウン抵抗が接続される電源ラインと、
前記集積回路の内部回路用電源ラインとが、集積回路チ
ップ上において結合されているなめに、入出力部分にお
いて、論理状態によってプルアップ抵抗およびプルダウ
ン抵抗を経由して大きな定常電流が流れることに起因し
て、仮に集積回路内のＣＭＯ３論理回路中に欠陥および
ピンホール等による異常論理状態により微小電流パスが
存在したとしても、前記プルアップ抵抗およびプルダウ
ン抵抗に流れる電流によってマスクされてしまい、前述
の直流電源電流値測定による集積回路チエツク時に、内
部論理回路における異常部分の検出が不可能になるとい
う欠点がある。
を内蔵した従来の集積回路においては、前記プルアップ
抵抗およびプルダウン抵抗が接続される電源ラインと、
前記集積回路の内部回路用電源ラインとが、集積回路チ
ップ上において結合されているなめに、入出力部分にお
いて、論理状態によってプルアップ抵抗およびプルダウ
ン抵抗を経由して大きな定常電流が流れることに起因し
て、仮に集積回路内のＣＭＯ３論理回路中に欠陥および
ピンホール等による異常論理状態により微小電流パスが
存在したとしても、前記プルアップ抵抗およびプルダウ
ン抵抗に流れる電流によってマスクされてしまい、前述
の直流電源電流値測定による集積回路チエツク時に、内
部論理回路における異常部分の検出が不可能になるとい
う欠点がある。
本発明の集積回路は、プルアップ抵抗ならびにプルダウ
ン抵抗を、それぞれ入力端子部および出力端子部に内蔵
する集積回路において、前記プルアップ抵抗ならびにプ
ルダウン抵抗に接続される電源ラインと、前記集積回路
の内部回路用電源ラインとが、少なくとも集積回路チッ
プ上において −分離されて構成される。
ン抵抗を、それぞれ入力端子部および出力端子部に内蔵
する集積回路において、前記プルアップ抵抗ならびにプ
ルダウン抵抗に接続される電源ラインと、前記集積回路
の内部回路用電源ラインとが、少なくとも集積回路チッ
プ上において −分離されて構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例のブロック図である。第
１図に示されるように、本実施例は、入力端子５１，５
２．５３および出力端子５４゜５５．５６に対応して、
内部回路１と、入力端子５１に接続されるプルアップ抵
抗２と、入力端子５３に接続されるプルダウン抵抗３と
、出力端子５４に接続されるプルアップ抵抗４と、出力
端子５６に接続されるプルダウン抵抗５と、を備えて構
成される。
１図に示されるように、本実施例は、入力端子５１，５
２．５３および出力端子５４゜５５．５６に対応して、
内部回路１と、入力端子５１に接続されるプルアップ抵
抗２と、入力端子５３に接続されるプルダウン抵抗３と
、出力端子５４に接続されるプルアップ抵抗４と、出力
端子５６に接続されるプルダウン抵抗５と、を備えて構
成される。
第１図におイテ、Ｖ Ｄ Ｄ １ 、 Ｇ Ｎ Ｄ １
ハ内部回路１に対する内部回路用電源ライン、ＶＤＤ
２、ＧＮＤ２は入力端子部に接続されるプルアップ抵抗
２およびプルダウ抵抗３に対する電源ライン、ＶＤＤ３
、ＧＮＤ３は出力端子部に接続されるプルアップ抵抗４
およびプルダウン抵抗５に対する電源ラインである。本
発明においては、前記各電源ラインは、集積回路チップ
内においては分離されており、従って、集・積回路の実
使用時には、各電源ラインは集積回路チップ外において
同一電源に接続されて通常動作が行われる。
ハ内部回路１に対する内部回路用電源ライン、ＶＤＤ
２、ＧＮＤ２は入力端子部に接続されるプルアップ抵抗
２およびプルダウ抵抗３に対する電源ライン、ＶＤＤ３
、ＧＮＤ３は出力端子部に接続されるプルアップ抵抗４
およびプルダウン抵抗５に対する電源ラインである。本
発明においては、前記各電源ラインは、集積回路チップ
内においては分離されており、従って、集・積回路の実
使用時には、各電源ラインは集積回路チップ外において
同一電源に接続されて通常動作が行われる。
本発明の集積回路においては、集積回路チップ外におい
て前記各電源ラインに対する電源接続を調整することが
可能であるなめ、集積回路の製造工程における特性試験
を行う際には、ＶＤＤＩ〜３、ＧＮＤＩ〜３の各電源ラ
イに同一電源を与えた状態で通常の機能試験および直流
特性試験を実施することが可能になるとともに、ＶＤＤ
ＩおよびＧＮＤＩの電源ラインに通常電源電圧を与え、
ＶＤＤ２〜３、ＧＮＤ２〜３の電源ラインを開放状態に
するか、またはフルアップ抵抗２．４およびプルダウン
抵抗３，５に電流が流入しないような電圧レベルに設定
する状態において、前述の直流電源電流チエツク（試験
）を行うことが可能となる。
て前記各電源ラインに対する電源接続を調整することが
可能であるなめ、集積回路の製造工程における特性試験
を行う際には、ＶＤＤＩ〜３、ＧＮＤＩ〜３の各電源ラ
イに同一電源を与えた状態で通常の機能試験および直流
特性試験を実施することが可能になるとともに、ＶＤＤ
ＩおよびＧＮＤＩの電源ラインに通常電源電圧を与え、
ＶＤＤ２〜３、ＧＮＤ２〜３の電源ラインを開放状態に
するか、またはフルアップ抵抗２．４およびプルダウン
抵抗３，５に電流が流入しないような電圧レベルに設定
する状態において、前述の直流電源電流チエツク（試験
）を行うことが可能となる。
従って、従来の集積回路と異なり、本発明の集積回路に
おいては、内部回路１において流れる異常電流が、プル
アップ抵抗２，４およびプルダウン抵抗３，５に流れる
電流成分によってマスクされることがなく、十分な精度
で検出され、製造工程中における不良集積回路チップの
除去が完全に行われる。
おいては、内部回路１において流れる異常電流が、プル
アップ抵抗２，４およびプルダウン抵抗３，５に流れる
電流成分によってマスクされることがなく、十分な精度
で検出され、製造工程中における不良集積回路チップの
除去が完全に行われる。
第２図は本発明の第２の実施例のブロック図である。第
２図に示されるように、本実施例は、入力端子５７，５
８．５９および出力端子６０゜６１．６２に対応して、
内部回路６と、入力端子５７に接続させるプルアップ抵
抗７と、入力端子５９に接続されるプルダウン抵抗８と
、出力端子６０に接続されるプルアップ抵抗９と、出力
端子６２に接続されるプルダウン抵抗１０と、を備えて
構成される。
２図に示されるように、本実施例は、入力端子５７，５
８．５９および出力端子６０゜６１．６２に対応して、
内部回路６と、入力端子５７に接続させるプルアップ抵
抗７と、入力端子５９に接続されるプルダウン抵抗８と
、出力端子６０に接続されるプルアップ抵抗９と、出力
端子６２に接続されるプルダウン抵抗１０と、を備えて
構成される。
第２図において、ＶＤＤＩ、ＧＮＤＩは内部回路６に対
する内部回路用電源ライン、ＶＤＤ２、ＧＮＤ２はプル
アップ抵抗、７．９およびプルダウン抵抗８．１０に対
する電源ライである。前述の第１の実施例と異なる点は
、ＶＤＤ２、ＧＮＤ２の電源ラインが、入力端子部のプ
ルアップ抵抗７、プルダウン抵抗８および出力端子部の
プルアップ抵抗９、プルダウン抵抗１０に対して、共通
に設定されていることである。本実施例においては、Ｖ
ＤＤＩ、ＧＮＤＩの電源ラインとＶＤＤ２、ＧＮＤ２の
電源ラインとが、集積回路チップ内においては分離され
て構成されているため、直流電源電流テスト時に、第１
の実施例の場合と同様に内部回路６において流れる異常
電流が十分な精度で検出され、製造工程中における不良
集積回路チップの除去が完全に行われる。
する内部回路用電源ライン、ＶＤＤ２、ＧＮＤ２はプル
アップ抵抗、７．９およびプルダウン抵抗８．１０に対
する電源ライである。前述の第１の実施例と異なる点は
、ＶＤＤ２、ＧＮＤ２の電源ラインが、入力端子部のプ
ルアップ抵抗７、プルダウン抵抗８および出力端子部の
プルアップ抵抗９、プルダウン抵抗１０に対して、共通
に設定されていることである。本実施例においては、Ｖ
ＤＤＩ、ＧＮＤＩの電源ラインとＶＤＤ２、ＧＮＤ２の
電源ラインとが、集積回路チップ内においては分離され
て構成されているため、直流電源電流テスト時に、第１
の実施例の場合と同様に内部回路６において流れる異常
電流が十分な精度で検出され、製造工程中における不良
集積回路チップの除去が完全に行われる。
以上説明したように、本発明は、入出力端子部に内蔵さ
れるプルアップ抵抗ならびにプルダウン抵抗に接続され
る電源ラインと、内部回路用電源ラインとを、少なくと
も集積回路チップ上において分離して構成することによ
り、直流電源電流チエツク時における内部回路内の異常
電流検出精度を向上させ、製造工程中における不良集積
回路チップを完全に除去し、高品質の集積回路を供給す
ることができるという効果がある。
れるプルアップ抵抗ならびにプルダウン抵抗に接続され
る電源ラインと、内部回路用電源ラインとを、少なくと
も集積回路チップ上において分離して構成することによ
り、直流電源電流チエツク時における内部回路内の異常
電流検出精度を向上させ、製造工程中における不良集積
回路チップを完全に除去し、高品質の集積回路を供給す
ることができるという効果がある。
第１図および第２図は、それぞれ本発明の第１および第
２の実施例のブロック図である。 図において、１．６・・・内部回路、２，４，７゜９・
・・プルアップ抵抗、３，５，８．１０・・・プルダウ
ン抵抗。
２の実施例のブロック図である。 図において、１．６・・・内部回路、２，４，７゜９・
・・プルアップ抵抗、３，５，８．１０・・・プルダウ
ン抵抗。
Claims (1)
- プルアップ抵抗ならびにプルダウン抵抗を、それぞれ
入力端子部および出力端子部に内蔵する集積回路におい
て、前記プルアップ抵抗ならびにプルダウン抵抗に接続
される電源ラインと、前記集積回路の内部回路用電源ラ
インとが、少なくとも集積回路チップ上において分離さ
れて構成されることを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250521A JPH0192819A (ja) | 1987-10-02 | 1987-10-02 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250521A JPH0192819A (ja) | 1987-10-02 | 1987-10-02 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0192819A true JPH0192819A (ja) | 1989-04-12 |
Family
ID=17209126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62250521A Pending JPH0192819A (ja) | 1987-10-02 | 1987-10-02 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0192819A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59125124A (ja) * | 1982-12-29 | 1984-07-19 | Fujitsu Ltd | 半導体集積回路 |
-
1987
- 1987-10-02 JP JP62250521A patent/JPH0192819A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59125124A (ja) * | 1982-12-29 | 1984-07-19 | Fujitsu Ltd | 半導体集積回路 |
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