JPH0353815B2 - - Google Patents
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- JPH0353815B2 JPH0353815B2 JP7770285A JP7770285A JPH0353815B2 JP H0353815 B2 JPH0353815 B2 JP H0353815B2 JP 7770285 A JP7770285 A JP 7770285A JP 7770285 A JP7770285 A JP 7770285A JP H0353815 B2 JPH0353815 B2 JP H0353815B2
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- JP
- Japan
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- circuit
- code
- encoding
- decoding
- syndrome
- Prior art date
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- 208000011580 syndromic disease Diseases 0.000 claims description 41
- 238000006243 chemical reaction Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、情報をデジタル化して通信または
記録等を行う際に用いられる誤り訂正符号の符号
化・復号化回路に関するものである。
記録等を行う際に用いられる誤り訂正符号の符号
化・復号化回路に関するものである。
デジタル情報を伝送したり記録する場合には必
ず受信または再生時に誤りが混入した情報が得ら
れると考えるのが一般的であり、混入した誤りで
システムが誤動作しないように送信、または記録
する際に誤り訂正符号を用いることが多い。
ず受信または再生時に誤りが混入した情報が得ら
れると考えるのが一般的であり、混入した誤りで
システムが誤動作しないように送信、または記録
する際に誤り訂正符号を用いることが多い。
従来のこの種装置として第５図に示すものがあ
つた。第５図は従来技術を用いた誤り訂正符号の
１つである２重誤り訂正BCH（ボーズ・チヨドー
リ・オツケンジム）符号の符号化・復号化回路の
ブロツク図で、図において、１は符号化される情
報入力端子、２は前記情報入力端子１から入力さ
れた情報が符号化回路１００において符号化され
て出力される符号語出力端子、３は前記符号語出
力端子２から出力された符号語が通信路または記
録された後に再生された受信語入力端子、４は受
信語入力端子３から入力された受信語が復号化回
路１１０で復号化された情報の出力端子、５は復
号化する際の遅延を吸収する遅延回路１２０への
遅延回路入力線、６は遅延回路出力線、７は受信
信号から生成されるシンドロームから誤り位置情
報の格納されているROM１３０，１４０を索表
するためのROMアドレス入力、８は前記ROM
アドレス入力７で入力されたROMアドレス（つ
まり、シンドローム）から索表により求められた
誤り位置情報のROMアドレス出力である。
つた。第５図は従来技術を用いた誤り訂正符号の
１つである２重誤り訂正BCH（ボーズ・チヨドー
リ・オツケンジム）符号の符号化・復号化回路の
ブロツク図で、図において、１は符号化される情
報入力端子、２は前記情報入力端子１から入力さ
れた情報が符号化回路１００において符号化され
て出力される符号語出力端子、３は前記符号語出
力端子２から出力された符号語が通信路または記
録された後に再生された受信語入力端子、４は受
信語入力端子３から入力された受信語が復号化回
路１１０で復号化された情報の出力端子、５は復
号化する際の遅延を吸収する遅延回路１２０への
遅延回路入力線、６は遅延回路出力線、７は受信
信号から生成されるシンドロームから誤り位置情
報の格納されているROM１３０，１４０を索表
するためのROMアドレス入力、８は前記ROM
アドレス入力７で入力されたROMアドレス（つ
まり、シンドローム）から索表により求められた
誤り位置情報のROMアドレス出力である。
また、第６図は前記第５図の従来の符号化回路
１００の具体的回路図の例で、図において、９は
１単位時間の遅延回路、１０は１ビツトの２を法
とする加算器（具体的には排他的論理和回路）、
１１は前記１単位時間の遅延回路９、加算器１０
によつて構成される線形帰還シフトレジスタ回路
の帰還路をゲート制御回路１５０によつて制御す
るゲート回路、１２は符号語出力端子２に出力す
る情報を選択するセレクト回路である。また、第
７図は第５図に示した従来の復号化回路１１０に
含まれるシンドローム生成回路の一部で、１３は
シンドロームを並列に出力する出力端子である。
復号化回路１１０には同様の回路がもう１つ存在
している。すなわち、第８図は、誤り位置を求め
る部分の概念図で、第７図および第７図と同様の
シンドローム生成回路の入力アドレスとして誤り
位置を格納しているROM１３０，１４０に与え
ることで、出力に誤り位置を得ている。
１００の具体的回路図の例で、図において、９は
１単位時間の遅延回路、１０は１ビツトの２を法
とする加算器（具体的には排他的論理和回路）、
１１は前記１単位時間の遅延回路９、加算器１０
によつて構成される線形帰還シフトレジスタ回路
の帰還路をゲート制御回路１５０によつて制御す
るゲート回路、１２は符号語出力端子２に出力す
る情報を選択するセレクト回路である。また、第
７図は第５図に示した従来の復号化回路１１０に
含まれるシンドローム生成回路の一部で、１３は
シンドロームを並列に出力する出力端子である。
復号化回路１１０には同様の回路がもう１つ存在
している。すなわち、第８図は、誤り位置を求め
る部分の概念図で、第７図および第７図と同様の
シンドローム生成回路の入力アドレスとして誤り
位置を格納しているROM１３０，１４０に与え
ることで、出力に誤り位置を得ている。
次に符号化回路の動作について説明する。ま
ず、ゲート回路１１を閉じセレクタ回路１２をt2
側に切り換えて情報入力端子１より符号化すべき
情報を所定のビツト数入力し、ゲート回路１１を
通して線形帰還シフトレジスタ回路２００（以
下、LFSR回路と略する。）に入力し検査ビツト
を生成しながら符号語出力端子２より出力する。
そして所定のビツト数の入力が終了するとゲート
回路１１を開きセレクト回路１２をt1側に切り換
えて、LFSR回路２００中の検査ビツトを符号語
出力端子２より出力する。
ず、ゲート回路１１を閉じセレクタ回路１２をt2
側に切り換えて情報入力端子１より符号化すべき
情報を所定のビツト数入力し、ゲート回路１１を
通して線形帰還シフトレジスタ回路２００（以
下、LFSR回路と略する。）に入力し検査ビツト
を生成しながら符号語出力端子２より出力する。
そして所定のビツト数の入力が終了するとゲート
回路１１を開きセレクト回路１２をt1側に切り換
えて、LFSR回路２００中の検査ビツトを符号語
出力端子２より出力する。
続いて復号化回路１１０の動作について説明す
る。受信語を受信語入力端子３を通して、第６図
のLFSR回路２００よりなるシンドローム生成回
路に入力しシンドロームを生成しながら遅延回路
入力線５を通して遅延回路１２０に出力する。そ
して、受信語の全ビツトを入力し終ると出力端子
１３よりLFSR回路２００の内容を並列に取り出
す。ここで、一方のシンドローム生成回路のビツ
ト列をS〓1とし、他のビツト列をS〓3とする。次い
で、２組のビツト列S〓1とS〓3をアドレスとして
ROMアドレス入力７のアドレス線を通して誤り
位置情報を格納したROM１３０，１４０にビツ
ト列情報を与え格納されている誤り位置情報を
ROMアドレス出力線８を通して受信し、その情
報に基づいて遅延回路１２０に書き込まれた受信
語を入力線６を通じて逐次読み出しながら訂正し
情報出力端子４を通して出力する。
る。受信語を受信語入力端子３を通して、第６図
のLFSR回路２００よりなるシンドローム生成回
路に入力しシンドロームを生成しながら遅延回路
入力線５を通して遅延回路１２０に出力する。そ
して、受信語の全ビツトを入力し終ると出力端子
１３よりLFSR回路２００の内容を並列に取り出
す。ここで、一方のシンドローム生成回路のビツ
ト列をS〓1とし、他のビツト列をS〓3とする。次い
で、２組のビツト列S〓1とS〓3をアドレスとして
ROMアドレス入力７のアドレス線を通して誤り
位置情報を格納したROM１３０，１４０にビツ
ト列情報を与え格納されている誤り位置情報を
ROMアドレス出力線８を通して受信し、その情
報に基づいて遅延回路１２０に書き込まれた受信
語を入力線６を通じて逐次読み出しながら訂正し
情報出力端子４を通して出力する。
従来の誤り訂正符号の符号化・復号化回路は以
上のように構成されているので、第６図および第
７図のLFSR回路の帰還路が固定されており、用
いる符号を変更すると新たにLFSR回路を作り直
すことが必要となる。また、第７図に示すシンド
ローム生成回路の段数をｂ段とすれば誤り位置情
報を格納するROMは22b×ｂビツトの容量の
ROMが２組必要となるなどの問題点があつた。
上のように構成されているので、第６図および第
７図のLFSR回路の帰還路が固定されており、用
いる符号を変更すると新たにLFSR回路を作り直
すことが必要となる。また、第７図に示すシンド
ローム生成回路の段数をｂ段とすれば誤り位置情
報を格納するROMは22b×ｂビツトの容量の
ROMが２組必要となるなどの問題点があつた。
この発明は上記のような問題点を解消するため
になされたもので、符号長の異なる符号を符号
化・復号化できるようにするとともに、必要とす
るROMの容量も４×（2b×ｂ）のROMが１組あ
れば誤り位置情報を求めることができる誤り訂正
符号の符号化・復号化回路を得ることを目的とす
る。
になされたもので、符号長の異なる符号を符号
化・復号化できるようにするとともに、必要とす
るROMの容量も４×（2b×ｂ）のROMが１組あ
れば誤り位置情報を求めることができる誤り訂正
符号の符号化・復号化回路を得ることを目的とす
る。
この発明に係る誤り訂正符号の符号化・復号化
回路は、用いる符号を選択するための入力手段を
設け、その入力手段に従つて符号化およびシンド
ローム生成のためのLFSR回路の帰還路を制御す
る機構を有し、生成されたシンドロームに関する
指数情報と誤り位置の情報を格納したROMを備
えるとともに、ROMのアドレス制御回路および
シンドロームに関する指数情報を扱う演算回路を
設けたものである。
回路は、用いる符号を選択するための入力手段を
設け、その入力手段に従つて符号化およびシンド
ローム生成のためのLFSR回路の帰還路を制御す
る機構を有し、生成されたシンドロームに関する
指数情報と誤り位置の情報を格納したROMを備
えるとともに、ROMのアドレス制御回路および
シンドロームに関する指数情報を扱う演算回路を
設けたものである。
この発明においては、用いる符号を選択するた
めの入力信号によりLFSR回路の段数と帰還路の
位置が切り替えられるようにし、対応する符号の
符号語、あるいはシンドロームを生成する。ま
た、シンドロームのパターンを数値情報に変換
し、演算回路で演算を行なうことで必要とする
ROMの容量を小さくすることができる。
めの入力信号によりLFSR回路の段数と帰還路の
位置が切り替えられるようにし、対応する符号の
符号語、あるいはシンドロームを生成する。ま
た、シンドロームのパターンを数値情報に変換
し、演算回路で演算を行なうことで必要とする
ROMの容量を小さくすることができる。
以下、この発明の一実施例を図について説明す
る。図中、第５図と同一の部分は同一の符号をも
つて図示した第１図において、１４は符号選択信
号の入力端子である。また、第２図は前記第１図
の符号化回路１００の回路図であり、１５〜２７
は符号選択信号の入力端子１４から入力された符
号選択信号に従つてゲート制御回路１５０によつ
て制御されるセレクタ回路（段数及び帰還路を切
り換えるゲート）である。第３図は従来例の第７
図に相当するシンドローム生成回路の１つで、２
８〜３７は前記符号選択信号の入力端子１４から
入力される符号選択信号によりゲート制御回路１
５０から制御されるセレクト回路（段数及び帰還
路を切り換えるゲート）である。更に第４図は第
１図の復号化回路１００における誤り位置を求め
るための演算回路である。第４図において、３８
は前記第３図の出力端子１３から並列に出力され
るシンドロームのパターンをラツチするレジスタ
回路、３９は第３図と同様にして構成されるもう
１つのシンドローム生成回路により出力されるシ
ンドロームのパターンをラツチするレジスタ回
路、４０及び４１は誤り位置を計算する際にその
途中結果と最終結果を保持するレジスタ回路、４
２は法を2b−１とする加算器、４３は複数器、４
４は正規化されたシンドロームをROM１３０の
ROMアドレス入力線７へ供給するための中継用
のレジスタ回路で、４５は前記の加算器４２、複
数器４３、レジスタ回路４０，４１，４４および
ROMアドレス出力８を相互に接続するためのデ
ータバス、４６は求められた誤り位置の情報を外
部へ出力するためのデータ線である。
る。図中、第５図と同一の部分は同一の符号をも
つて図示した第１図において、１４は符号選択信
号の入力端子である。また、第２図は前記第１図
の符号化回路１００の回路図であり、１５〜２７
は符号選択信号の入力端子１４から入力された符
号選択信号に従つてゲート制御回路１５０によつ
て制御されるセレクタ回路（段数及び帰還路を切
り換えるゲート）である。第３図は従来例の第７
図に相当するシンドローム生成回路の１つで、２
８〜３７は前記符号選択信号の入力端子１４から
入力される符号選択信号によりゲート制御回路１
５０から制御されるセレクト回路（段数及び帰還
路を切り換えるゲート）である。更に第４図は第
１図の復号化回路１００における誤り位置を求め
るための演算回路である。第４図において、３８
は前記第３図の出力端子１３から並列に出力され
るシンドロームのパターンをラツチするレジスタ
回路、３９は第３図と同様にして構成されるもう
１つのシンドローム生成回路により出力されるシ
ンドロームのパターンをラツチするレジスタ回
路、４０及び４１は誤り位置を計算する際にその
途中結果と最終結果を保持するレジスタ回路、４
２は法を2b−１とする加算器、４３は複数器、４
４は正規化されたシンドロームをROM１３０の
ROMアドレス入力線７へ供給するための中継用
のレジスタ回路で、４５は前記の加算器４２、複
数器４３、レジスタ回路４０，４１，４４および
ROMアドレス出力８を相互に接続するためのデ
ータバス、４６は求められた誤り位置の情報を外
部へ出力するためのデータ線である。
次にこの発明の動作について説明する。まず、
符号選択信号の入力端子１４より符号選択信号を
入力し、その入力信号をデコードすることで、ゲ
ート１５〜２７を制御し所定の符号に対する線形
帰還シフトレジスタ回路２００を形成する。例え
ば、255、239ビツトの２重誤り訂正BCH符号に
対しては、ゲート１５，２０，２２，２３，２
４，２６，２７を帰還路側へ、ゲート１６，１
７，１８，１９，２１，２２，２５は遅延回路側
へ切り換えて符号化回路が形成されている。ま
ず、データを符号化する際には、ゲート１１を閉
じ、ゲート１２をt1側へ切り換え、情報入力端子
１より符号化すべき情報を入力し、符号語出力端
子２より出力すると同時に線形帰還シフトレジス
タへ入力する。次に2b−（2b）−１ビツト分（例え
ば239ビツト）を読み込むと、その後でゲート１
１を開き、ゲート１２をt2側へ倒し、シフトレジ
スタの内容を逐次端子１２より出力する。そし
て、全体として２重誤り訂正BCH符号の符号語
を生成する。
符号選択信号の入力端子１４より符号選択信号を
入力し、その入力信号をデコードすることで、ゲ
ート１５〜２７を制御し所定の符号に対する線形
帰還シフトレジスタ回路２００を形成する。例え
ば、255、239ビツトの２重誤り訂正BCH符号に
対しては、ゲート１５，２０，２２，２３，２
４，２６，２７を帰還路側へ、ゲート１６，１
７，１８，１９，２１，２２，２５は遅延回路側
へ切り換えて符号化回路が形成されている。ま
ず、データを符号化する際には、ゲート１１を閉
じ、ゲート１２をt1側へ切り換え、情報入力端子
１より符号化すべき情報を入力し、符号語出力端
子２より出力すると同時に線形帰還シフトレジス
タへ入力する。次に2b−（2b）−１ビツト分（例え
ば239ビツト）を読み込むと、その後でゲート１
１を開き、ゲート１２をt2側へ倒し、シフトレジ
スタの内容を逐次端子１２より出力する。そし
て、全体として２重誤り訂正BCH符号の符号語
を生成する。
次に復号化回路１１０の動作について説明す
る。まず、符号選択信号の入力端子１４から入力
される符号選択信号をデコードし、第３図および
第３図と同様にして構成されるシンドローム生成
回路のゲートを制御し、対応する符号のシンドロ
ーム生成回路を形成する。先述の例では、第３図
のゲート２８，２９，３０を帰還路側へ、ゲート
３１を遅延回路側へ、ゲート３２，３３を各々
t3，t5側へ、ゲート３４をt8側へ切り換え、ゲー
ト３５，３６を閉じ、ゲート３７を開くことで対
応する符号のシンドローム生成回路を形成してお
き、受信語入力端子３から２つのシンドローム回
路および遅延用のRAMへデータを読み込む。受
信語を2b−１ビツト分入力し終るとシンドローム
生成回路の各レジスタの内容がその受信語の状態
を示すシンドロームとして残る。そして、２つの
シンドロームの状態が共に全部零であれば誤りな
しと判定する。全部零でなければ第４図のシンド
ロームのレジスタ回路３８，３９へその内容をロ
ードする。シンドロームのパターンは各々有限体
の元をｂビツトの２進のベクトルで表現したもの
と考えることができ、しかも各元は有限体の原始
元を累乗したものとなつているので、各シンドロ
ームのパターンを原始元の累乗の形で表現したと
きの指数の形に変換（指数表現変換回路機構）す
る。つまり、各シンドロームのパターンをS〓1，S〓3
とすれば、各パターンは有限体の原始元αを用い
て、 S〓1＝αi S〓3＝αj と書くことができるので、レジスタ回路３８，３
９の内容をアドレスとして、ROM内にｉ、ｊを
格納しておくことにより、 S〓1→ｉ S〓3→ｊ の形に変換し、データ線８を通して、各々レジス
タ回路４０，４１に格納する。次に、加算器４２
を用いて、レジスタ４０の内容を３倍し、補数器
４３により−3iを求め、再び加算器４２を用いて
レジスタ４１の内容を加えて、ｊ−3iを求め（演
算回路機構）、これを中継用のレジスタ回路４４
へ格納する。この中継用のレジスタ回路４４の内
容は、シンドロームを正規化したものと考えるこ
とができる。次にこのレジスタ４４の内容を
ROMのアドレスとしてアドレス線７を通して
ROMに与えあらかじめ格納しておいた正規化さ
れたシンドロームに対する誤り位置数の組（ｌ、
ｍ）をROMアドレス出力８を介してデータバス
４５へ与え加算器４２を用いてレジスタ回路４０
の内容ｉを加えて、真の誤り位置の組（ｌ＋ｉ、
ｍ＋ｉ）を求めこれを各々レジスタ４０，４１に
格納する。このレジスタ回路４０，４１の内容を
遅延用のRAMのアドレスとして該当するビツト
データを反転することにより、２ビツトまでの誤
りは訂正することができる。次いで、遅延用の
RAMの内容を情報出力端子４を通して索表出力
すれば復号化が完了する（索表回路機構）。
る。まず、符号選択信号の入力端子１４から入力
される符号選択信号をデコードし、第３図および
第３図と同様にして構成されるシンドローム生成
回路のゲートを制御し、対応する符号のシンドロ
ーム生成回路を形成する。先述の例では、第３図
のゲート２８，２９，３０を帰還路側へ、ゲート
３１を遅延回路側へ、ゲート３２，３３を各々
t3，t5側へ、ゲート３４をt8側へ切り換え、ゲー
ト３５，３６を閉じ、ゲート３７を開くことで対
応する符号のシンドローム生成回路を形成してお
き、受信語入力端子３から２つのシンドローム回
路および遅延用のRAMへデータを読み込む。受
信語を2b−１ビツト分入力し終るとシンドローム
生成回路の各レジスタの内容がその受信語の状態
を示すシンドロームとして残る。そして、２つの
シンドロームの状態が共に全部零であれば誤りな
しと判定する。全部零でなければ第４図のシンド
ロームのレジスタ回路３８，３９へその内容をロ
ードする。シンドロームのパターンは各々有限体
の元をｂビツトの２進のベクトルで表現したもの
と考えることができ、しかも各元は有限体の原始
元を累乗したものとなつているので、各シンドロ
ームのパターンを原始元の累乗の形で表現したと
きの指数の形に変換（指数表現変換回路機構）す
る。つまり、各シンドロームのパターンをS〓1，S〓3
とすれば、各パターンは有限体の原始元αを用い
て、 S〓1＝αi S〓3＝αj と書くことができるので、レジスタ回路３８，３
９の内容をアドレスとして、ROM内にｉ、ｊを
格納しておくことにより、 S〓1→ｉ S〓3→ｊ の形に変換し、データ線８を通して、各々レジス
タ回路４０，４１に格納する。次に、加算器４２
を用いて、レジスタ４０の内容を３倍し、補数器
４３により−3iを求め、再び加算器４２を用いて
レジスタ４１の内容を加えて、ｊ−3iを求め（演
算回路機構）、これを中継用のレジスタ回路４４
へ格納する。この中継用のレジスタ回路４４の内
容は、シンドロームを正規化したものと考えるこ
とができる。次にこのレジスタ４４の内容を
ROMのアドレスとしてアドレス線７を通して
ROMに与えあらかじめ格納しておいた正規化さ
れたシンドロームに対する誤り位置数の組（ｌ、
ｍ）をROMアドレス出力８を介してデータバス
４５へ与え加算器４２を用いてレジスタ回路４０
の内容ｉを加えて、真の誤り位置の組（ｌ＋ｉ、
ｍ＋ｉ）を求めこれを各々レジスタ４０，４１に
格納する。このレジスタ回路４０，４１の内容を
遅延用のRAMのアドレスとして該当するビツト
データを反転することにより、２ビツトまでの誤
りは訂正することができる。次いで、遅延用の
RAMの内容を情報出力端子４を通して索表出力
すれば復号化が完了する（索表回路機構）。
この発明で用いるROMは、シンドロームの１
つのビツト数をｂとすれば、シンドロームの表現
を変形するのに各々2b×ｂの容量が、また誤り位
置を格納するためにも同じく2b×ｂ×２の容量が
必要で、合計４×（2b×ｂ）の容量のROMが１つ
あればよく、従来の方法に比べ必要とするROM
の容量を1/2b-1に減らすことができる。
つのビツト数をｂとすれば、シンドロームの表現
を変形するのに各々2b×ｂの容量が、また誤り位
置を格納するためにも同じく2b×ｂ×２の容量が
必要で、合計４×（2b×ｂ）の容量のROMが１つ
あればよく、従来の方法に比べ必要とするROM
の容量を1/2b-1に減らすことができる。
なお、上記実施例では、符号長を2b−１ビツト
とした場合について説明したが、符号化開始位置
信号を符号化回路に入力信号として与えることに
より、符号長を短縮してもよく、上記実施例とま
つたく同一の回路で同様の効果を得ることができ
るのはいうまでもない。また、上記実施例では２
重誤り訂正符号のみを用いる場合について説明し
たが、若干の回路（符号語付加回路機構）を追加
し、その回路に対して拡張指示信号を入力として
与えることで、符号語の前、または後に任意の値
（０又は１）をもつ１ビツトを付加するか、又は
奇偶検査ビツトを符号語の後に付加することがで
きる。
とした場合について説明したが、符号化開始位置
信号を符号化回路に入力信号として与えることに
より、符号長を短縮してもよく、上記実施例とま
つたく同一の回路で同様の効果を得ることができ
るのはいうまでもない。また、上記実施例では２
重誤り訂正符号のみを用いる場合について説明し
たが、若干の回路（符号語付加回路機構）を追加
し、その回路に対して拡張指示信号を入力として
与えることで、符号語の前、または後に任意の値
（０又は１）をもつ１ビツトを付加するか、又は
奇偶検査ビツトを符号語の後に付加することがで
きる。
以上のように、この発明によれば複数の符号に
対し用いる符号を選択するため入力手段を設け、
その入力手段によつて符号化及びシンドローム生
成のためのLFSR回路の帰還路を制御する機構を
備え、符号語、あるいはシンドロームを生成する
ようにしたので、必要とするROMの容量が少な
くてすむ効果がある。
対し用いる符号を選択するため入力手段を設け、
その入力手段によつて符号化及びシンドローム生
成のためのLFSR回路の帰還路を制御する機構を
備え、符号語、あるいはシンドロームを生成する
ようにしたので、必要とするROMの容量が少な
くてすむ効果がある。
第１図はこの発明の一実施例を示す符号化・復
号化回路のブロツク図、第２図は符号化回路図、
第３図は復号化回路のうちシンドローム生成回路
図、第４図は誤り位置を求める演算回路図、第５
図は従来の符号化・復号化回路のブロツク図、第
６図は従来の符号化回路図、第７図は従来のシン
ドローム生成回路図、第８図は従来の誤り位置を
求める回路図である。 図において、１は符号化情報の入力端子、２は
符号語の出力端子、３は受信語の入力端子、４は
復号後の情報の出力端子、７はアドレス線、８は
データの出力線、９は１単位時間の遅延回路、１
０は２を法とする加算器、１４は符号選択信号の
入力端子、１５〜３７は切替えゲート、４２は法
を2b−１とする加算器、４３は補数器、１００は
符号化回路、１１０は復号化回路、１５０はゲー
ト制御回路、１２０は遅延回路、２００は線形帰
還シフトレジスタ回路。
号化回路のブロツク図、第２図は符号化回路図、
第３図は復号化回路のうちシンドローム生成回路
図、第４図は誤り位置を求める演算回路図、第５
図は従来の符号化・復号化回路のブロツク図、第
６図は従来の符号化回路図、第７図は従来のシン
ドローム生成回路図、第８図は従来の誤り位置を
求める回路図である。 図において、１は符号化情報の入力端子、２は
符号語の出力端子、３は受信語の入力端子、４は
復号後の情報の出力端子、７はアドレス線、８は
データの出力線、９は１単位時間の遅延回路、１
０は２を法とする加算器、１４は符号選択信号の
入力端子、１５〜３７は切替えゲート、４２は法
を2b−１とする加算器、４３は補数器、１００は
符号化回路、１１０は復号化回路、１５０はゲー
ト制御回路、１２０は遅延回路、２００は線形帰
還シフトレジスタ回路。
Claims (1)
- 【特許請求の範囲】 １ 符号化すべき情報を入力し、検査ビツトを生
成しながらボーズ・チヨドーリ・オツケンジム符
号の符号語を発生するか、あるいは該符号語を入
力し、シンドロームを生成する線形帰還シフトレ
ジスタ回路を備えた誤り訂正符号の符号化・復号
化回路において、前記線形帰還シフトレジスタ回
路は、段数及び帰還路を切り換える複数のゲート
を有し、入力された符号選択信号を解読するゲー
ト制御回路の指示に従つて、該ゲートを制御する
ことで次数の異なる生成多項式を選定し、複数の
符号長の前記ボーズ・チヨドーリ・オツケンジム
符号の符号語を発生することを特徴とする誤り訂
正符号の符号化・復号化回路。 ２ 前記制御回路のゲート制御信号によつて段数
および帰還路を切り換えるゲートを有する線形帰
還シフトレジスタ回路の該ゲートを制御して次数
の異なる既約多項式を選定し複数の符号長のボー
ズ・チヨドーリ・オツケンジム符号の符号語に対
するシンドローム生成をすることを特徴とする特
許請求の範囲第１項記載の誤り訂正符号の符号
化・復号化回路。 ３ ボーズ・チヨドーリ・オツケンジム符号の前
記復号化回路において、シンドロームのパターン
から、誤り位置を演算するため、該シンドローム
のパターンを有限体の原始元の指数表現に変換す
る指数表現変換回路機構と、前記変換された指数
表現を扱える演算回路機構と、前記演算の結果か
ら正規化誤り位置テーブルを索表する索表回路機
構とを有し、前記変換された指数表現に対して演
算を施してシンドロームを正規化し、該正規化さ
れた誤り位置を索表にて求めさらに正規化された
誤り位置から真の誤り位置を求めて訂正すること
を特徴とする特許請求の範囲第２項記載の誤り訂
正符号の符号化・復号化回路。 ４ 前記符号化及び復号化を行なう際に符号化開
始位置信号を符号化回路に入力信号として与える
ことで符号長を短縮化可能とするようにしたこと
を特徴とする特許請求の範囲第１項、第２項、第
３項いずれか記載の誤り訂正符号の符号化・復号
化回路。 ５ 前記符号化及び復号化を行う際に拡張指示信
号を前記符号化回路に与えることにより任意の値
（０又は１）を持つ１ビツトを符号語の前または
後に付加するか、又は奇偶検査ビツトを符号語の
後に付加する符号語付加回路機構を備えたことを
特徴とする特許請求の範囲第１項、第２項、第３
項、第４項いずれか記載の誤り訂正符号の符号
化・復号化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7770285A JPS61237521A (ja) | 1985-04-12 | 1985-04-12 | 誤り訂正符号の符号化・復号化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7770285A JPS61237521A (ja) | 1985-04-12 | 1985-04-12 | 誤り訂正符号の符号化・復号化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61237521A JPS61237521A (ja) | 1986-10-22 |
| JPH0353815B2 true JPH0353815B2 (ja) | 1991-08-16 |
Family
ID=13641229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7770285A Granted JPS61237521A (ja) | 1985-04-12 | 1985-04-12 | 誤り訂正符号の符号化・復号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61237521A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2561236B2 (ja) * | 1985-04-15 | 1996-12-04 | キヤノン株式会社 | 誤り訂正装置 |
| JP2619412B2 (ja) * | 1987-09-11 | 1997-06-11 | 株式会社日立製作所 | 符号装置および復号装置 |
| SE8705136D0 (sv) * | 1987-12-22 | 1987-12-22 | Pharmacia Ab | Oral doseringsenhet for lekemedel och dess anvendning och framstellning |
| JP2725551B2 (ja) * | 1993-03-11 | 1998-03-11 | 日本電気株式会社 | 誤り訂正符号復号方法 |
| JP2725598B2 (ja) * | 1994-05-13 | 1998-03-11 | 日本電気株式会社 | 誤り訂正符号化器 |
| GB2302633B (en) * | 1995-06-24 | 2000-02-16 | Motorola Ltd | Convolutional coder |
| GB2302634A (en) * | 1995-06-24 | 1997-01-22 | Motorola Ltd | Cyclic redundancy coder |
| JPH10117147A (ja) * | 1996-10-09 | 1998-05-06 | Nec Corp | エラーチェック用データ発生回路 |
| US6385751B1 (en) * | 1998-12-30 | 2002-05-07 | Texas Instruments Incorporated | Programmable, reconfigurable DSP implementation of a Reed-Solomon encoder/decoder |
-
1985
- 1985-04-12 JP JP7770285A patent/JPS61237521A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61237521A (ja) | 1986-10-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |