JPH10500270A

JPH10500270A - 多目的誤り訂正システム

Info

Publication number: JPH10500270A
Application number: JP8510405A
Authority: JP
Inventors: クリストファーピー．ズーク，
Original assignee: シーラスロジック，インコーポレイテッド
Priority date: 1994-09-16
Filing date: 1995-09-15
Publication date: 1998-01-06
Anticipated expiration: 2015-09-15
Also published as: JP3250735B2; KR970706655A; DE69516882T2; EP0781470B1; EP0973267A3; WO1996008873A1; EP0781470A1; EP0973267A2; EP0974968A3; DE69516882D1; KR100295478B1; CN1099110C; US5592404A; CN1158676A; EP0974968A2

Abstract

(57)【要約】誤り訂正システムは、２つのモードで動作する。すなわち、（1）ポインタを有するコンピュータデータを訂正するための２フェーズ式モード、および（2）オーディオディジタルデータと共に含まれるサブコードパックを訂正するためのサブコードモードである。ポインタを含むコンピュータデータを訂正するための２フェーズ式モードのあいだ、発生器(20)、計算器（30）および訂正器（60）はそれぞれ、２つのフェーズのあいだに動作される。第１フェーズ（ＰＴＲＴＩＭＥとして知られている）の間、発生器（20）は、最も最近のコードワードに対して、１つまたは２つの、マルチビットのバッファで得られたポインタ（α^L0=Ｐ₀、α^L1=Ｐ₁）を発生し、計算器（30）は、以前のコードワードＣＷ_n-1に対して発生器（20）により発生されたシンドローム（Ｓ₀、Ｓ₁）を用いて、以前のコードワードに対する１つまたは２つの誤りパターン（Ｅ₀、Ｅ₁）を発生する。第２フェーズ（ＤＡＴＡＴＩＭＥとして示される）のあいだ、発生器（20）は、最も最近のコードワードＣＷ_nに対するシンドローム（Ｓ₀、Ｓ₁）を発生し、計算器（30）は、最も最近のコードワードＣＷ_nに対する何らかのマルチビットのバッファで得られたポインタ（つまり、Ｐ₀、Ｐ₁）に対して数学的演算をおこなう。サブコードモードでは、この誤り訂正システムは、サブコードパックを用いて訂正をおこなおうと試みる。サブコードを訂正するとき、このシステムは、まずパックの異なる部分に対して異なるサブコードシンドロームのセットを発生する。サブコードシンドロームの発生の後、システムコントローラ（10）は、サブコードシンドロームを解析し、その解析に基づいて、異なる訂正戦略を適用する。コンピュータデータおよびサブコードのフィールド長が異なることを考慮に入れて、シンドローム発生器（20）は、異なるフィードバックパス（例えば、フィードバック乗算器）を選択するように、選択的に構成可能となっている。

Description

【発明の詳細な説明】多目的誤り訂正システム本願は、Ｃhris Ｚookにより1993年11月４日に出願され、"ＦＩＮＩＴＥＦＥＩＬＤＩＮＶＥＲＳＩＯＮ"と題された米国特許出願第08/147,758号の一部継続出願であり、以下の同時に出願された特許出願、すなわち、Ｃhris Ｚookにより 1994年９月16日に出願され、"ＭＵＬＴＩＰＵＲＰＯＳＥＥＲＲＯＲＣＯＲＲＥＣＴＩＯＮＣＡＬＣＵＬＡＴＩＯＮＣＩＲＣＵＩＴ"と題された米国特許出願第08/306,918号およびＣhris Ｚookにより1994年９月16日に出願され、"ＣＲＣ/ ＥＤＣＣＨＥＣＫＥＲＳＹＳＴＥＭ"と題された米国特許出願第08/306,917号に関連している。本願では、上記特許出願のすべてが参考として援用される。背景１．発明の分野本発明は、コンピュータデータあるいはディジタルオーディオデータのいずれかを処理することができる、コンパクトディスクドライブ用の誤り訂正システムを含むがそれには限定されない、誤り訂正システムに関する。２．関連する技術および他の考察コンパクトディスク（ＣＤ）は、当初、音声記録および再生に用いられていた。音声上の目的でＣＤドライブによりＣＤを操作することはランダムアクセスを伴うものではないので、（例えば、ディスク上の異なる音声作品の）サーチは、どのような場合でも比較的低速でおこなわれる。また、人間の耳は、再生された音声を連続的に、かつ本質的にリアルタイムで処理し、受け取るので、音声上の目的では、ＣＤドライブには、すべての誤りを訂正する必要はない。たとえ、音声記録時に訂正不可能な誤りが生じたとしても、そのような誤りを訂正する試みとして、ＣＤ上で誤りが存在している箇所のバックアップをとり、それを再びリードすることは実用的ではない。そうではなく、訂正不可能な誤りは、どのようなものでも、空白にされたり、および／またはその他の時間近似信号により推定された（例えば平均のとられた）信号に置換されるのが典型的である。ＣＤ上の記録は、本質的にスパイラルなパスでおこなわれる。このパスは、ある程度、半径の異なる複数のトラックを有するものとして概念づけられている。音声用では、ＣＤは、複数のフレームを含むようにフォーマットされる。それぞれのフレームは、2352の８ビットバイトのディジタルオーディオデータを有している。音声用では、ＣＤは、その上に記録されたワーク（例えば、歌）についてのディジタルオーディオデータのみならず、サブコードも含んでいるようにフォーマットされる。これらのサブコードは、一定の間隔でＣＤ上のオーディオデータ間に分散される。分散されたサブコードは、いくつかのパックにグループ分けするためにアセンブルされる。図８Ａに示されているように、それぞれのサブコードパックは、24の６ビットバイトを有している。よって、各サブコードバイトのフィールド長（６ビット）は、データバイトのフィールド長（８ビット）とは異なる。図８Ａに示されているように、１個のサブコードパックは、「Ｑ」部と「Ｐ」部とに分割されるように概念づけられる。各サブコードパックの「Ｑ」部は、最初の４つの６ビットシンボル（例えば、バイト0〜3）からなり、各サブコードの「Ｐ」部は、残りのシンボル（例えば、バイト4〜23）からなる。本発明を理解するためには必要ではないが、サブコードは、トラックが切り替えられる時には、（そのトラックがオーディオデータであろうとなかろうと）、ワークの始端からの時間の長さなどの表示を与えるものとして用いられることにも、ついでなので言及しておく。ある種のアプリケーションでは、音声出力（例えば、カラオケ）に付随する視覚的表示情報としてのグラフィックス情報が、そのようなサブコード内に格納されうる。当初は音声上の目的に用いられたものではあったが、最近数年間では、ＣＤは、コンピュータデータの記録にも用いられてきている。コンピュータデータの見地からすると、ＣＤは、複数の2352の８ビットバイトを含むようにフォーマットされる。ＣＤ上に記録されるコンピュータデータには、サブコードは用いられない。ＣＤが再生される時、フレーム（音声用）またはセクタ（コンピュータデータ用）の関連部分は、バッファ（例えばＲＡＭ）内にロードされる。バッファは、それぞれのフレーム／セクタについて2064バイトのデータを保持する。すべてのＣＤデータは、ＣＩＲＣＥＣＣによって最も低いレベルで保護される。コンピュータデータの記録／再生に関して、ある種のＣＤシステムは、レイヤードＥＣＣと呼ばれる誤り訂正能力をさらに提供する。誤り訂正をおこなうことを目的として、それぞれのフレーム／セクタは、バッファに格納されている時には、２つのブロックまたはインタリーブを含んでいるものとして概念づけられる。図８Ｂは、フレーム／セクタに対する偶数ブロック／インタリーブと、奇数ブロック／インタリーブとの両方を示している。フレーム／セクタのこれら２つのブロックは、積コードのスキームを用いる誤り訂正コードにより処理される。それぞれのブロックにおいて、１カラムのバイトは、１個のコードワードを含んでいる。例えば、偶数ブロックでは、バイト0000、0043、0086、…0989は、カラムコードワードＣＷeven₀のデータ部を含んでおり、バイト0001、0044、0087、 …0990は、カラムコードワードＣＷeven₁のデータ部を含んでいる。以下も同様である。バイト1032および1075は、カラムコードワードＣＷeven₀のＥＣＣ部を含んでおり、バイト1033および1076は、カラムコードワードＣＷeven₁のＥＣＣ部を含んでいる。以下も同様である。奇数のブロックについても、同様のコードワードＣＷodd₀、ＣＷodd₁等が存在している。よって、それぞれのブロックには、43個のカラムコードワードがあることになる。それぞれのブロックの最後の２バイト（例えば、バイト1030_even、1030_odd、1031_even、1031_odd）は、ＣＲＣ／ＥＤＣ情報を含んているので、ＥＤＣブロックあるいはＣＲＣブロックとして知られている。ある種のフォーマットでは、ＣＲＣバイトは、必ずしもブロックのデータ部の最後のバイトではない。例えば、図２のブロックを完全には満たしていないデータフォーマットでは、データの末尾に続いてＣＲＣバイトを配置し、それらのブロックが満たされるまで、そのＣＲＣバイトに続けて０のバイトを埋め込むこともできる。また、それぞれのブロックにおいて、バイトの対角線は、対角線コードワードを含んでいる。例えば、図８Ｂの偶数ブロックを参照すると、第１の対角線コードワードは、バイト0000、0044、0088、…1056、1100、0026、…0686、0730、11 18、1144を含んでいる。よって、それぞれのブロックには、42個のカラムコードワードと、26個の対角線コードワードとがあることになる。図８Ｂに図示されているものは、バッファにおけるデータがコードワード順に格納されるわけではないという事実を不明瞭にすべきではない。例えば、バッファにおけるセクタは、以下の順で格納されているバイトを有している。偶数ブロックのバイト0000(すなわち、バイト0000_even)、奇数ブロックからのバイト0000 (すなわち、バイト0000_odd)、バイト0001_even、バイト0001_odd、および以下、バイト1031_even、1031_oddまで同様に続くバイトである。コンピュータデータが、ＣＤから、誤り訂正能力を有するシステムによって受け取られた時、ＣＩＲＣＥＣＣは、レイヤードＥＣＣにより用いられることになる誤りポインタを生成しうる。このようなＣＤドライブ用の誤り訂正システムでは、それぞれのコードワードにつき最大２つのポインタが与えられる。それぞれのポインタは、通常、１ビットの情報である。典型的には、セクタに対するポインタ情報は、バッファ中で、それに対応づけられたセクタの前または後に格納される。そのようにして、ポインタは、どのコードワードのどのバイトを指しているかが判断されうる。よって、コンピュータデータの用途では、ＣＤシステム用のバッファは、複数のセクタを格納してきており、ポインタ情報も、それぞれのセクタについてその中に格納されてきた。同様に、音声上の用途でも、ＣＤシステムのバッファは、複数のサブコードパックと共に、複数のフレームをその中に格納してきた。要旨誤り訂正システムは、２つのモードで動作する。すなわち、（1）ポインタを有するコンピュータデータを訂正するための２フェーズ式モード、および（2）オーディオディジタルデータと共に含まれるサブコードパックを訂正するためのサブコードモードである。ポインタを含むコンピュータデータを訂正するための２フェーズ式モードのあいだ、発生器、計算器および訂正器はそれぞれ、２つのフェーズのあいだに動作される。第１フェーズ（ＰＴＲＴＩＭＥとして知られている）のあいだ、（a）発生器は、最も最近のコードワードＣＷ_nに対する何らかの１ビットのバッファで得られたポインタを用いて、最も最近のコードワードに対する１つまたは２つのマルチビットのバッファで得られたポインタ（α^L0=Ｐ₀、α^L1=Ｐ₁）を発生し、（b）計算器は、以前のコードワードＣＷ_n-4に対して発生器により発生されたシンドローム（Ｓ₀、Ｓ₁）を用いて、以前のコードワードに対する１つまたは２つの誤りパターン（Ｅ₀、Ｅ₁）を発生し、また（c）訂正部は、以前のコードワードＣＷ_n-1に対するポインタ値（α^L1=Ｐ₀、 α^L1=Ｐ₁）を計算ユニットのために保持する。第２フェーズ（ＤＡＴＡＴＩＭＥとして示される）のあいだ、（a）発生器は、最も最近のコードワードＣＷ_nに対するシンドローム（Ｓ₀、Ｓ₁）を発生し、（b）計算器は、最も最近のコードワードＣＷ_nに対して供給された何らかのマルチビットのバッファで得られたポインタ（つまり、Ｐ₀、Ｐ₁）に対して数学的演算をおこない、また（c）訂正ユニットは、以前のコードワードＣＷ_n-1を訂正する。これら２つのフェーズのそれぞれにおいて、発生部、計算部および訂正部は、全システムが次のフェーズに進むことができるまで、最後に完了すべきセクションを待つ。よって本システムは、３つの同時のステージ／動作を必要とする従来のパイプライン技法とは異なり、それぞれのステージ／動作は、異なる入力を用いており、一般に入力をあるステージから次のステージへと渡す。本システムの構成セクションは、それぞれ、２つの異なる動作を時間分割方式で取り扱う。さらにそれぞれのセクションは、動作のフェーズに依存して、２つの機能をおこなう。動作のあるフェーズが終わると、それぞれのセクションは、情報を他のセクションに渡すが、その後、次のフェーズにおいては同じ動作を繰り返さない。そうではなく、以上に要約し、以下に詳述するように、後続するフェーズのあいだ、それぞれのセクションは、異なる動作を実行する。サブコードモードでは、この誤り訂正システムは、サブコードパックを用いて訂正をおこなおうと試みる。サブコードを訂正するとき、このシステムは、まずパックに対するシンドロームを発生する。具体的には、パックの第１部分つまり「Ｑ」部分にわたってシンドロームＳ₀およびＳ₁を発生し、パックの第２部分つまり「Ｐ」部分にわたってシンドロームＳ₀およびＳ₁を発生し、かつ、全パックにわたってシンドロームＳ₂およびＳ₃を発生する。シンドロームの発生の後、システムコントローラはシンドロームを解析し、その解析に基づいて、異なる訂正戦略を適用する。第１のケースでは、誤りは、パックのＰ部分には起こるが、パックのＱ部分には起こらないので、二重誤り検出戦略［ＤＥＤ］が実行される。第２のケースでは、誤りは、パックのＰ部分およびＱ部分の両方に起こるので、パックの両部分、および、それに引き続いて訂正されたコードワードにわたって再び発生された、さらなるチェックとしてのシンドロームを対象として、単一誤り検出戦略［ＳＥＤ］が実行される。第３のケースでは、誤りは、パックのＱ部分には起こるが、パックのＰ部分には起こらないので、四重誤り検出戦略［ＱＤ］が実行される。コンピュータデータおよびサブコードのフィールド長が異なることを考慮に入れれば、このシンドローム発生器は、異なるフィードバックパス（例えば、フィードバック乗算器）を選択するように、選択的に構成可能であるという利点を有する。図面の簡単な説明本発明の上記目的、特徴および利点、ならびにその他の目的、特徴および利点は、添付の図面に図示されている好ましい実施形態の、以下に述べるより詳細な説明から明らかになるであろう。なお、全図面を通して、参照番号は同一の部分を指すものとする。また、図面は必ずしも実際の縮尺に則ったものではなく、本発明の原理を図示するために強調されていることもある。図１は、本発明のある実施形態によるＣＤＲＯＭ誤り訂正システムの模式的ブロック図である。図２は、図１のＣＤＲＯＭ誤り訂正システム用の発生器部分の模式的ブロック図である。図２Ａは、図２の発生器回路の一部の回路インプリメンテーションを示す模式的ブロック図である。図３は、図３Ａと図３Ｂとの間の関係を示す模式的ブロック図であり、図３Ａおよび図３Ｂは、図１のＣＤＲＯＭ誤り訂正システム用の計算部を包括的に図示する模式的ブロック図である。図４は、図３Ｂの計算部に含まれるたたみ込み回路の模式図である。図５は、図３Ａおよび図３Ｂの計算部に含まれる基底変換回路の模式図である。図６は、図１のＣＤＲＯＭ誤り訂正システム用の訂正器部の模式的ブロック図である。図７は、図１のＣＤＲＯＭ誤り訂正システム用のＥＤＣチェッカ部の模式図である。図８Ａは、従来のサブコードパックのフォーマットを図示している。図８Ｂは、バッファに格納されているコードワードの２つのブロックに分けられ、インタリーブされた概念づけを図示している。図９は、図１のＣＤＲＯＭ誤り訂正システムの２フェーズ方式（ポインタを含むコンピュータデータ）操作を示すチャートである。図10は、ポインタの処理に伴うステップを概略的に図示するフローチャートである。図11は、値をα基底表現からβ基底表現に変換する際に本発明の計算回路により実行されるステップを図示するフローチャートである。図12は、バッファポインタ処理のケース２に関連して本発明の計算回路により実行される各ステップを図示するフローチャートである。図13は、誤りパターン発生の第１のケースに伴う基本的ステップを図示するフローチャートである。図14は、誤りパターン発生の第２のケースに伴う基本的ステップを図示するフローチャートである。図15は、サブコードを処理する時に図１のＣＤＲＯＭ誤り訂正システムにより実行されるステップを図示するフローチャートであり、図15と、図15Ａ、図15 Ｂおよび図15Ｃとの間の関係もさらに示している。図15Ａは、サブコード用のＤＯＵＢＬＥＥＲＲＯＲＤＥＴＥＣＴＩＯＮ（二重誤り検出、ＤＥＤ）演算に伴うステップを示すフローチャートである。図15Ｂは、サブコード用のＳＩＮＧＬＥＥＲＲＯＲＤＥＴＥＣＴＩＯＮ（単一誤り検出、ＳＥＤ）演算に伴うステップを示すフローチャートである。図15Ｃは、ＱＵＡＤＲＵＰＬＥＥＲＡＳＵＲＥＣＯＲＥＥＣＴＩＯＮ（四重消去訂正）演算に伴うステップを示すフローチャートである。図面の詳細な説明図１は、システムコントローラ10を介してバッファ（破線15によって概略的に示される）と通信するＣＤＲＯＭ誤り訂正システムを示す。バッファは、ＣＤＲＯＭシステムが現在、コンピュータデータを処理するために動作しているのか、あるいはディジタルオーディオデータを処理するために動作しているのかによって、その中に複数のセクタまたは複数のフレームのいすれかを格納している。コンピュータデータを処理するときには、バッファは、上述したように、その中にポインタビットも格納している。ディジタルオーディオデータを処理するときには、バッファは、その中に分散されたサブコードをもち、このサブコードは、図８Ａに示し、上述したようにサブコードパックをつくりだす。インタリーブの技法は、特にここに示されている誤り訂正スキームにおいて実現され、その結果データの１セクタは、図8Bに示されるように、コードワードの２つのブロック、例えば偶数ブロックと奇数ブロックとを含むものとして概念化される。データのバイトは、バッファとコントローラ10との間をデータバスＢＤを介して転送され、制御情報を含むその他の情報は、制御バスＢＢＵＳ上でやりとりされる。図１のＣＤＲＯＭ誤り訂正システムは、さらに発生器、つまり発生部20、計算器、つまり計算部30、訂正器、つまり訂正部60、およびＥＤＣチェッカ部70を含む。図１のＣＤＲＯＭ誤り訂正システムの動作の全体は、コントローラ10により、例えばバスＣＢＵＳ上に運ばれる制御信号およびその他の信号を用いることによって管理される。これらの制御信号およびその他の信号は、システムの構成部分についてより具体的に示された他の図面に示されている。構成：発生器発生器20は、ＳＹＮＧＥＮとしても知られており、図２により詳細に示されている。以下でわかるように、コンピュータデータ／ポインタモードのあいだは、発生器20は、ＤＡＴＡＴＩＭＥフェーズのあいだにコードワード用のシンドロームを発生し、ＰＴＲＴＩＭＥフェーズのあいだにｍビットの誤りポインタ値を発生する。サブコードモードのあいだは、発生器20は、サブコード用のシンドロームを発生する。発生器20は、それ自身の部分のコントローラ、すなわち、基本的にはＣＢＵＳの中に含まれて導線でそれが結ばれているシステムコントローラ10の管理下で動作する、発生器コントローラ200を有する。発生器20は、さらに、ゲートチップ2 02、２つの加算器204、具体的には加算器204(0)および204(1)、２つの直後のレジスタ206、具体的にはレジスタ206(0)および206(1)、２つの最終的なレジスタ2 08、具体的にはレジスタ208(0)および208(1)、ならびに２つの万能フィードバック回路210、具体的にはフィードバック回路210(0)および210(1)を含む。加えて、発生器20は、２つのＯＲゲート212、具体的にはＯＲゲート212(0)および212(1 )を含む。バッファからのデータは、システムコントローラ10から発生器20へとパラレルバスＧＤＡＴ上を伝送され、ゲート202にそのピンＤＩにおいて与えられる。図示されているシステムのインタリーブされた動作を考えれば、２バイトのデータは、それぞれの伝送のあいだに連続的に発生器20に与えられる。具体的には、それぞれの伝送ごとに、まず偶数インタリーブからの１バイトのデータがゲート20 2に与えられた後、奇数インタリーブからの１バイトのデータが続く。図２に示されるように、発生器20は、実際には２つのサブ発生器、つまり、加算器204(0) 、レジスタ206(0)、レジスタ208(0)、およびフィードバック回路210(0)を備えているＳ₀シンドロームサブ発生器と、加算器204(1)、レジスタ206(1)、レジスタ2 08(1)、およびフィードバック回路210(1)を備えているＳ₁シンドロームサブ発生器とを備えている。コンピュータデータ／ポインタモードのあいだ、例えばゲート202は、偶数インタリーブからのバイトを偶数サブ発生器へと、奇数インタリーブからのバイトを奇数サブ発生器へと向ける。それぞれのサブ発生器は、図２Ａにおいて機能的に交互に表される。イネーブルライン214上に与えられた信号は、ゲート202が加算器204に１バイトを与えられるようにする。与えられたバイトは、フィードバック回路210を通してゲートされた信号と加えられる。加算の結果は、まず直後のレジスタ206に格納され、それから最終的なレジスタ208にシフトされる。よって最終的なレジスタ208の内容は、フィードバック回路210を介して加算器204へとフィードバックされうる。図２Ａは、発生器20、特にフィードバック回路210の選択的な構成可能性を示す。例えば、フィードバック回路210は、３つの交互のフィードバックライン、具体的にはフィードバックライン216、218および220を含むものとして示されている。フィードバックライン216および218は、それらに設けられている乗算器22 6および228を有しており、いっぽうフィードバックライン220は、乗算器を有しない。乗算器226は、例示的にアルファ_SC（サブコードが処理されているときに用いられる）として示されているフィードバック値によって乗算をおこない、乗算器228は、例示的にアルファ（サブコードが処理されていないときに用いられる）として示されているフィードバック値によって乗算をおこなう。乗算器226 および228の出力端子は、乗算器選択スイッチ（マルチプレクサ）230のそれぞれの交互の入力端子に接続されている。乗算器選択スイッチ230の出力端子は、乗算イネーブルスイッチ（乗算器）240の第１入力端子に接続されており、スイッチ240の第２入力端子は、フィードバックライン220に接続されている。最終的なレジスタ208中に格納されている値がフィードバック乗算器によって乗算されるときには、スイッチ240に与えられた信号ＥＮＡＭＵＬは、スイッチ230に与えられた信号ＥＮＡＳＣに応じて、それを通して、ライン216上のフィードバック信号（乗算器２２６によって乗算された）か、またはライン218上のフィードバック信号（乗算器２２８によって乗算された）かをゲートする。後でわかるように、シンドロームを発生するために発生器20が用いられるとき（動作のＤＡＴＡＴＩＭＥフェーズのあいだ）、レジスタ208(0)は、偶数インタリーブからのコードワードに対して発生された第１シンドローム（Ｓ０）を格納するために用いられ、レジスタ206(0)は、荒救インタリーブからのコードワードに対して発生された第１シンドローム（Ｓ０）を格納するために用いられ、レジスタ208(1)は、偶数インタリーブからのコードワードに対する第２シンドローム（Ｓ１）を格納するために用いられ、レジスタ206(1)は、奇数インタリーブからのコードワードに対する第２シンドローム（Ｓ１）を格納するために用いられる。ポインタを発生するために発生器20が用いられるとき（動作のＰＴＲＴＩＭＥフェーズのあいだ）、偶数インタリーブコードワードについての第１ポインタは、レジスタ208(0)に格納され、偶数インタリーブコードワードについての第２ポインタは、レジスタ208(1)に格納され、奇数インタリーブコードワードについての第１ポインタは、レジスタ206(0)に格納され、奇数インタリーブコードワードについての第２ポインタは、レジスタ206(1)に格納されうる。サブコードについてのシンドロームを発生するために発生器20が用いられるとき、サブコードシンドロームＳ０、Ｓ１、Ｓ２およびＳ３は、それぞれレジスタ208(0)、208( 1)、206(0)および206(1)に格納される。発生器のレジスタ208(0)および208(1)に格納される値は、計算部30に転送可能である。レジスタ208(0)および208(1)からの転送は、それぞれバスＳ０、Ｓ１上において起こり[図２に示すように]、これらはそれぞれバスＳ01、Ｓ11ともラベルが付けられている[図１に示すように]。構成：計算器計算器30は、前／後処理サブセクション（図３Ａに示される）および実行サブセクション（図３Ｂに示される）をともに含む。前／後処理サブセクションと、実行サブセクションとが組み合わされて、加算、乗算、逆演算、基底変換および内積形成を含む数多くのシリアル演算をおこなう多目的計算回路を構成する。計算器30の前処理サブセクションは、図３Ａの上半分に示され、一方、後処理サブセクションは、図３Ａの下半分に示されている。前処理サブセクションは、２つのマルチビット記憶レジスタ300、具体的には第１マルチビット記憶レジスタ300(0)と、第２マルチビット記憶レジスタ300(1)とを含む。それぞれの記憶レジスタ300には、中間記憶レジスタ302が関連づけられている。すなわち、記憶レジスタ300(0)は、中間レジスタ302(0)から入力を受け取るように接続されており、記憶レジスタ300(1)は、中間レジスタ302(1)から入力を受け取るように接続されている。それぞれの中間レジスタ302へのデータのエントリは、スイッチ（例えはマルチプレクサ）304によって制御されている。マルチプレクサ304(0)は、レジスタ208(0)（図３ＡにおいてＳ0として、また図１においてＳ01として示されるバス上に与えられる）からの出力、またはレジスタ300(0)の出力端子からの出力のいずれかを選択するように用いられる。同様に、マルチプレクサ304(1)は、レジスタ208(1)（図３ＡにおいてＳ1として、また図１においてＳ11として示されるバス上に与えられる）からの出力、またはレジスタ300(1)の出力端子からの出力のいずれかを選択するように用いられる。発生器20から計算器30へのデータの転送、およびマルチプレクサ304、中間レジスタ302を通しての記憶レジスタ 300へのデータの転送は、パラレルにおこなわれる。記憶レジスタ300(0)および300(1)、ならびに第２マルチビット記憶レジスタは、８ビットシリアルシフトレジスタである。図５について後述されるように、基底変換演算において特にユニークな役割をはたす記憶レジスタ300(1)は、双方向のシフトレジスタである。レジスタ300における値は、パラレルに読み出されてそれぞれの乗算器304に与えられるか、または後述するようにシリアルに図３Ｂの実行サブセクションへとシフトアウトされる。計算器30の前処理サブセクションはさらに、図３Ａに示されているように、レジスタフィーディングスイッチ、つまりマルチプレクサ310(0)および310(1)を備えており、これらは、交互の値をそれぞれレジスタ300(0)および300(1)へシリアルにフィーディングすることを可能にする（例えば中間レジスタ302からの値以外の値）。加えて、計算器30の前処理サブセクションは、和回路320を含む。和回路は、複数のＡＮＤゲートおよびＸＯＲゲート、具体的にはＡＮＤゲート322、324および326、ならびにＸＯＲゲート328および330を含む。ＡＮＤゲート322が制御信号Ｓ０ＴＯＳＵＭを受け取るとき、ゲート322は、シリアルにレジスタ300(0 )からのビットをＸＯＲゲート330の第１端子に通す。対応する制御信号に応じて、内積値ＩＰ（図３Ｂの実行サブセクションにおいて説明される）またはレジスタ300(1)のシリアルに与えられる内容がＸＯＲゲート330の第２端子に与えられる。ＸＯＲゲート330は、それに与えられた２つの値を加えて、シリアル和ＳＳＵＭをつくる。この点で、シリアル値ＩＰおよびそれに関連づけられた制御信号（ＩＰＴＯＳＵＭ）は、ＡＮＤゲート324に与えられ、いっぽうレジスタ300(1 )からのシリアル値およびそれに関連づけられた制御信号（Ｓ１ＴＯＳＵＭ）は、ＡＮＤゲート326に与えられる。ＡＮＤゲート324（ＩＰ値）、326（レジスタ300(1)の内容）によって通された値はどれても、シリアル和ＳＳＵＭをつくるために、ＸＯＲゲート328を介して和をとる目的でＸＯＲゲート320に与えられる。上述のようにレジスタ300(0)は、レジスタフィーディングマルチプレクサ310( 0)にシリアルに与えられる値によって潜在的にフィードされる。特に２つのフィーディング値は、レジスタ300(0)それ自身の内容（Ｓ０(0)）およびいま説明したシリアル和ＳＳＵＭである。同様にレジスタ300(1)は、レジスタフィーディングマルチプレクサ310(1)にシリアルに与えられる値によって潜在的にフィードされる。レジスタ300(1)についての２つのフィーディング値は、ＸＯＲゲート32 8の出力（これはシリアル値ＩＰまたはレジスタ300(1)それ自身のシリアルの内容のいずれかでありうる）またはレジスタＲ１のシリアルに出力された内容（後で図３Ｂの実行サブセクションにおいて説明される）を含む。計算器30の前処理サブセクションは、またサブコード収容部350を含む。サブコード部350は、最終的にシステムコントローラ10から受け取られるサブコードを示す信号（すなわちＥＮＡＳＵＢ）を反転して計算器30の実行サブセクションに与えられる信号ＥＮＡＬＥＣＣをつくるインバータ352を含む。サブコード部350は、サブコードか処理されるときには、レジスタ300(1)からのビット５を、またそうでないときにはレジスタ300(1)からのビット７を出力ラインＳ１ＡＬＰＨＡへとシリアルにゲートする長さ選択スイッチつまりマルチプレクサ35 4をさらに含む。出力ラインＳ１ＡＬＰＨＡは、以下で説明される計算器30の実行サブセクションに与えられる。計算器30の後処理サブセクションは、比較回路360を含む。パラレル信号転送をともなって動作する比較回路360は、２つの８ビット加算器、具体的には加算器362および364、ＯＲゲート372および374、およびインバータ380を含む。加算器362は、レジスタ300(1)の内容および図３Ｂの実行回路からの値（具体的にはレジスタの第３バンクからの値）を加える。加算器364は、加算器362の出力を図３Ｂの実行回路からの他の値（具体的にはレジスタの第１バンクからの値）に加える。加算器362の出力端子は、ＯＲゲート372に接続されており、それによりＯＲゲート372が、加算器362への２つの入力値が等しいかどうかを示すものを（信号ＳＥＤＢとして）出力する。同様に加算器364の出力端子は、ＯＲゲート374に接続されており、これは加算器364への２つの入力値か等しいときに反転された信号ＲＯＯＴを出力する。計算器30の実行サブセクションは、図３Ｂに概略的に示されており、その一部は、図４にさらに詳細に示されている。図３Ｂは、第１シリアルレジスタ400、第２シリアルレジスタ401、および第３シリアルレジスタ402を示す。図３Ｂはまた、内積回路404、ゲート回路426、および加算器回路428も示す。レジスタ400、 401、402、内積回路404、ゲート回路426、および加算器回路428は、組み合わせられると、Ｂerlekamp-Ｍassey型のたたみ込み回路を構成するが、バイト指向よりというはむしろビット指向である。特に、内積回路400は、第１レジスタ400の内容および第２レジスタ401の内容について、シリアル内積値（ＩＰ）を発生する。加算器回路428は、例えば内積回路404によって発生された内積および第３レジスタ401の内容を用いて、第２レジスタ401の内容をアップデートする。図３Ｂのたたみ込み回路の詳細は、図４および1993年11月４日に出願された「有限フィールドインバータ("ＦＩＮＩＴＥＦＩＥＬＤＩＮＶＥＲＴＥＲ")」と題され、ここでも参考として援用されるＺookの米国特許出願第08/147,758号を参照すれば理解されるものである。例えば、図３Ｂは、第１レジスタ400がレジスタ400₀〜400₇のバンクであり、第２レジスタ401がレジスタ401₀〜401₇のバンクであり、第３レジスタ402がレジスタ402₀〜402₇のバンクであることを示している。ここで用いられるように、「レジスタのバンク」という語は、ビットがシリアルにシフトされてたたみ込み演算に利用されうる記憶デバイスをどれでもさす。図４は、第１レジスタ400₀〜400₇のバンク、第２レジスタ401₀〜401₇のバンク、第３または中間レジスタ402₁〜402₇のバンクを含むビット指向のたたみ込み回路の詳細を示す。図４の回路のバイナリ指向を考えれば、レジスタ400、401および402は、それぞれ（１ビットの）フリップフロップであり、したがってここではフリップフロップとも呼ばれる。フリップフロップ400の出力ピンは、その内容が右にシフトされるように接続されている（例えばフリップフロップ400₇からの出力がフリップフロップ400₆に、フリップフロップ400₆からの出力がフリップフロップ400₅に、など）。従来のＢerlekamp-Ｍassey回路と同様に、フリップフロップ400および401の対になったもの（同じ数字の添字）の出力ピンは、ともにＡＮＤがとられる（ＡＮＤゲート420において）。ＡＮＤゲート420の出力ピンからの出力は、加算器422₀〜422₆（ＧＦ（2）ではＸＯＲゲートである）によってともに加えられることによって、現在の不一致ｄ_n（加算器422₀から出力される）に類似する項をつくる。図４のたたみ込み回路は、複数のＡＮＤゲート426₀〜426₆をさらに含んでおり、それぞれのＡＮＤゲート426は、その出力ピンが関連する加算器428の第１入力に接続されている（例えばＡＮＤゲート426₀の出力ピンは、加算器428₀の第１入力ピンに接続されており、ＡＮＤゲート426₁の出力ピンは、加算器428₁の第１入力ピンに接続されている、など）。それぞれのＡＮＤゲート426の第２入力ピンは、現在の不一致ｄ_n（すなわち内積値ＩＰ）を加算器422₀から受け取るように接続されている。それぞれの加算器428の第２入力ピンは、その対応する（同じ添字が付けられた）フリップフロップ401の出力ピンに接続されている。それぞれの加算器428の出力ピンは、上述のように、対応する（同じ添字が付けられた）３入力ＭＵＸ424の第３入力ピンに接続されている。それぞれのＡＮＤゲート4 26の第２入力ピンは、左隣の中間フリップフロップ402の出力ピンに接続されている。３入力のＭＵＸ430が、それぞれの中間フリップフロップ402について設けられている。ＭＵＸ430₁〜430₆は、初期化値「０」を受け取るように接続された第１入力ピンを有し、ＭＵＸ430₇は、それぞれ初期化値「1」および「0」を受け取るように接続された第１および第２入力ピンを有する。ＭＵＸ430₁〜430₆の第２入力ピンは、左隣の中間レジスタ402（１ずつデクリメントされた添字をもつレジスタ402）からの出力を受け取るように接続されている。ＭＵＸ430₁〜430₇の第３入力ピンは、同じ添字の付けられたＡフリップフロップ401からの出力を受け取るように接続されている。それぞれのＡフリップフロップ401は、右隣のフリップフロップ401に（上述のように適切なＭＵＸ424の第２入力ピンを介して）、ＡＮＤゲート420に（不一致ｄ_nを発生するのに用いるために）、かつ同じ添字が付けられた中間フリップフロップ402に（同じ添字が付けられたＭＵＸ430を介して）接続された出力ピンを有する。よって図４のたたみ込み回路は、Ｂレジスタ（フリップフロップ）400のバンクＢ400、Ａレジスタ（フリップフロップ）401のバンクＢ401、および中間レジスタ（フリップフロップ）402のバンクＢ402を含む。ここで用いられるように、フリップフロップは１ビットのレジスタではあるが、１ビットの容量より大きい容量をもつレジスタも本発明の他の局面が実現される限り利用されうることに注意されたい。もしバンクＢ400およびＢ401のフリップフロップの個数が「ｍ」（図示されている実施の形態ではｍ=8）であるなら、バンクＢ402のフリップフロップの個数はｍ-1である。図４に示される回路について、α⁰は、t=0をつくるために選択され、これにより図４の回路によっておこなわれる逆転動作のためのα^-t乗算器が１による乗算になる（これにより図４のα^-t乗算器の説明を不要にする）。図３Ｂに示されるように、レジスタ400、401および402はそれぞれ、シリアル入力端子を有している。これによりマルチビット値は、シリアルにそこにロードされうる。さらにそれぞれレジスタ400、401、402には、そのシリアル入力端子を接続するためのローディングスイッチ（例えば１つ以上のマルチプレクサ）が関連づけられている。それによって、複数のシリアルマルチビット値の選択された１つがそこにロードされうる。具体的には、第１レジスタ400は、第１レジスタローディングスイッチ440を有し、第２レジスタ401は、第２レジスタローディングスイッチ441を有し、第３レジスタ402は、第３レジスタローディングスイッチ442を有する。より詳細には、ローディングスイッチ440は、マルチプレクサ440Ａおよび440Ｂを備えており、ローディングスイッチ441は、マルチプレクサであり、ローディングスイッチ442は、マルチプレクサ443、444 、ＸＯＲゲート445、およびＡＮＤゲート446を備えている。以下により詳細に説明するように、それぞれのローディングスイッチは、選択的に選択可能な入力ラインのセットに接続されている。第１レジスタ400および第３レジスタ402はともに、それぞれのローディングスイッチ440および442の選択に応じてオプションとして利用される関連づけられたフィードバック回路をもつ。具体的には、第１レジスタ400は、フィードバック回路450を有し、第３レジスタ402は、フィードバック回路452を有する。それぞれのフィードバック回路450、452は、それぞれのレジスタ400、402の内容をフィードバック乗算器によって乗算するために、それぞれに関連づけられたレジスタ 400、402における選択されたビットに接続されている。後で説明されるように、フィードバック回路450、452についてのフィードバック乗算器の値は、選択的に変更可能である。具体的にはフィードバック乗算器の値は、フィードバック乗算器が接続されているレジスタの選択を変えることによって、選択的に変更可能である。例えば、フィードバック乗算器の値は、関連づけられたレジスタ400、402に導入されている値のフィールド長に応じて（６ビットのサブコードバイトまたは８ビットのバイトのどちらが処理されているかに応じて）選択的に変更可能である。フィードバック回路450は、ＸＯＲゲート46、ＸＯＲゲート470、ＡＮＤゲート 480、ＸＯＲゲート490、およびＡＮＤゲート494を備えている。ＸＯＲゲート460 は、レジスタ400のビット２および３に接続された入力端子を有し、ＸＯＲゲート470は、レジスタ400のビット０および４に接続された入力端子を有する。これらの接続は、本実施の形態で利用される特定のフィールド生成多項式に応じている。異なるフィールド生成多項式を利用すれば、異なる乗算器を伴うので、ＸＯＲゲート460および470について異なる接続を伴うことは理解されたい。ＸＯＲゲート470の出力は、もし信号ＥＮＡＬＥＣＣがハイなら（ＥＮＡＬＥＣＣは、前処理サブセクション［図３Ａを参照］のサブコード収容部350から生じ、サブコードが処理されていないときにはハイである）ＡＮＤゲート480の入力端子に与えられ、さらにＸＯＲゲート490に与えられる。そうでなければ、ＸＯＲゲート460の出力だけがＸＯＲゲート490に通され、フィードバック乗算器として用いられる。フィードバックされた乗算された値は、ＸＯＲゲート490からＭＵＸ440 Ａの複数の入力端子の１つに与えられる。なお、基底変換に関連して、ついでにより詳細に言えば、ＸＯＲゲート490が、どのフィードバック信号が選択され（４ビット［ＥＣＣ］接続からか、または２ビット［サブコード］接続からのどちらかから生じる）でも、それをレジスタ 300(1)から得られた値と加える加算器としてふるまうことには、注意されたい。レジスタ300(1)から得られた値は、サブコードが処理されているときは、６ビット値であり（ＭＵＸ354および信号Ｓ１ＡＬＰＨＡを介して転送される）、そうでなければ８ビット値である。同様に、フィードバック回路452は、ＸＯＲゲート462、ＸＯＲゲート472、ＡＮＤゲート482、およびＸＯＲゲート492を備えている。ＸＯＲゲート462は、レジスタ402のビット２および３に接続された入力端子を有し、ＸＯＲゲート472は、レジスタ402のビット０および４に接続された入力端子を有する。フィードバック回路450に関連して上述したように、これらの接続は本実施の形態における特定のフィールド生成多項式に対応しており、異なるフィールド生成多項式が利用されれば、異なる乗算器を伴うので、ＸＯＲゲート462および472についても異なる接続を伴うことは理解されたい。ＸＯＲゲート472の出力は、ＡＮＤゲート4 82の入力端子に与えられており、さらにもし信号ＥＮＡＬＥＣＣが上で説明したようにハイであるなら、ＸＯＲゲート492に与えられる。そうでなければ、フィードバック乗算器として用いるために、ＸＯＲゲート462の出力だけがＸＯＲゲート492に通される。フィードバックされて乗算された値は、ＸＯＲゲート492 からＭＵＸ443の複数の入力端子の１つに与えられる。フィードバック回路450からの出力は、第１レジスタローディングスイッチ440 に与えられた選択可能な入力の１つにすぎない。他の選択可能なシリアル入力は、定数値(ラインＲ１ＣＯＮＳＴＩＮ上に与えられる)、和回路320（図３Ａ参照）によって出力されたＳＳＵＭ値、および訂正部60から得られたＰＳＵＭ値を含む。同様に、第３レジスタローディングスイッチ442は、フィードバック回路452によってつくられた信号、定数値(ラインＲ３ＣＯＮＳＴＩＮ上をＭＵＸ 444および443を介して与えられる)、内積値ＩＰ（ＸＯＲゲート445、ＭＵＸ444 、およびＭＵＸ443を介して与えられる）、およびレジスタ402それ自身の内容（ラインＲ3(0)上を、ＡＮＤゲート446、ＸＯＲゲート445、ならびにＭＵＸ444および443を介して与えられる）を含む、複数の交互のシリアル入力を受け取るように接続される。第２レジスタローディングスイッチ441は、それが選択する複数の交互のシリアル入力を受け取るようにも接続されている。具体的にはローディングスイッチ 441は、定数値（ラインＲ２ＣＯＮＳＴＩＮ上に与えられる）、記憶レジスタ3 00(0)または300(1)の内容[図３Ａ参照]、または訂正部60から得られた値ＰＳＵＭの間で選択する。よって第２バンクローディングスイッチ441が第２バンクシリアル入力ラインのセットを備えている、複数の入力ラインに接続されており、ラインの１つは、第１マルチビット記憶レジスタ300(0)に接続されており、ラインの第２は、第２記憶レジスタ300(1)に接続されていることがわかる。図３Ａに戻ると、第２マルチビット記憶レジスタ300(1)は、選択的に接続されて、そこに第１レジスタ400（ラインＲ1(0)を介してＭＵＸ310(1)に接続される）からの値をロードすることがこんどは理解されるだろう。さらに和回路320の入力端子は、第１記憶レジスタ300(0)に[ラインＳ0(0)を介して]、第２記憶レジスタ300(1)に[ラインＳ1(0)を介して]、かつ内積回路404に［ラインＩＰを介して］接続されることがわかる。さらに和回路320の出力端子は、第１記憶レジスタ300(0)［ＭＵＸ310(0)を介して］および第２記憶レジスタ300(1)［ＭＵＸ310( 1)を介して］のそれぞれに選択的に接続される。構成：基底変換器図５は、計算器30に組み込まれる基底変換器回路をより簡単で、かつ分離されたかたちで示す。具体的には、基底変換器は、上述の双方向性シフトレジスタ30 0(1)、第１レジスタ400、加算器(ＸＯＲゲート490)、フィードバック回路(加算器496を含むように概略的に示される)、および変換制御ＡＮＤゲート 498を含む。図５において、フィードバック加算器496は、フィードバック乗算器（図３ＢにおけるＸＯＲゲート460および470のような）を表す。変換制御ＡＮＤゲート498は、それに与えられる信号ＣＯＮＶＥＲＴがハイのときに、基底変換を許す。よって、図５の回路は、入力基底表現からのｍビット入力値を出力基底表現に変換する双方向変換ユニットを形成する。入力基底表現および出力基底表現の一方は、アルファ基底表現であり、入力基底表現および出力基底表現の他方は、ベータ基底表現である。β基底表現の体の要素α⁰は、そこの最高位ビットが１であり、その残りのビットがゼロである（すなわち1000 0000）であるように選択される。図５の変換ユニットにおいて、双方向シフトレジスタ300(1)は、入力基底表現における入力値を格納し、入力基底表現に応じて予め選択されたビット順で入力値をシリアルに出力する入力レジスタとして機能する。レジスタ400は、変換メモリとしてはたらき、複数のビットを格納する複数のビット位置を備えている。フィードバック乗算器496は、変換メモリ（すなわちレジスタ400）の中の現在の値をフィードバック定数により乗算することによって、フィードバックファクタを生戒する。加算器490は、ｍ回の加算演算のそれぞれのあいだ、（1）入力レジスタ［300(1)］から出力されたときの入力値、および（2）フィードバックファクタの対応するビットを加える。加算器490は、変換メモリ（レジスタ400）の最高位ビット位置にロードされる和をつくる。この和は、残りの加算演算のあいだに、変換メモリを通してシリアルにシフトされる。図５の変換ユニットは、それにより変換メモリ（すなわちレジスタ400）内におけるｍ個の加算演算の終わりにおいて、ｍビット入力値の出力基底表現を与える。入力基底表現がアルファ基底表現であるとき、入力値は、（レジスタ300(1) から）その最高位ビットからその最低位ビットまで出力される。入力基底表現がベータ基底表現であるとき、入力値は、（レジスタ300(1)から）その最高位ビットからその最低位ビットまで出力される。出力基底がアルファ基底であるとき、アルファ基底表現は、ビットの逆転された順でレジスタ400に設けられる。しかしビットは、シリアルにレジスタ400 の内容を入力レジスタ［レジスタ300(1)］の中に戻すようにシフトすることによって、入力レジスタがロウからハイへとシフトされる間に、非逆の順で容易に再配置されうる。図５の基底変換器の動作は、例えば動作：誤差パターン生成と題された説明で以下に示される。構成：訂正器図６は、ここで適切である、図１のＣＤＲＯＭ誤り訂正システムの訂正部60 の局面を示す。訂正器60は、２セットの誤りパターン、例えば偶数インタリーブコードワードについての１セットの誤りパターンおよび奇数インタリーブコードワードについての１セットの誤りパターンを格納する、誤り読み出しレジスタ61 0(0)および610(1)と、誤り中間レジスタ620(0)および620(1)とを含む。ここで用いられるように、誤りパターンのそれぞれのセットは、表記Ｅ₀、Ｅ₁によって表現される。誤り読み出しレジスタ610(0)および610(1)は、誤り中間レジスタ620( 0)および620(1)によってそれぞれフィードされる。誤り中間レジスタ620(0)および620(1)のフィーディングは、スイッチつまりマルチプレクサ630(0)および630( 1)によってそれぞれ制御され、これらはその中で、計算器30から受け取られたパラレルデータか、それぞれの誤り読み出しレジスタ610(0)および610(1)のパラレルの内容のどちらかをゲートする。図６に示されるように、計算器30から得られたパラレルデータは、バスＤＩＮ上に与えられ、より具体的には計算器30の記憶レジスタ300(0)および300(1)から得られる（図６のバスＤＩＮは、また、図３ＡにおけるバスＳ０またはＳ１のどちらかから与えられる信号を表し、バスＳ０およびＳ１は、図１に示されるバスＳ02およびＳ12と同じである）。レジスタ610の内容をレジスタ620に与えるためのＭＵＸ630の使用は、格納および読み出し目的のために貴重な誤り値の循環を可能にする。誤り読み出しレジスタ610(0)および610(1)の出力端子は、誤り読み出しスイッチつまりＭＵＸ635のそれぞれの入力端子に接続されている。ＭＵＸ635は、ＥＤＣチェッカ70およびコントローラ10への印加のために、バスＥＲＲ（図６および図１参照）上の誤りパターンＥ₀およびＥ₁の選択された１つを出力する。訂正器60は、また、２セットのポインタ、例えば偶数インタリーブコードワードについての１セットのポインタと奇数インタリーブコードワードについての１セットのポインタとを格納するポインタ読み出しレジスタ640(0)および640(1)と、ポインタ中間レジスタ650(0)および650(1)とを含む。ここで用いられるように、ポインタのそれぞれのセットは、Ｐ₀、Ｐ₁またはα^L0、α^L1という表記によって表現される。誤りレジスタと同様に、ポインタ読み出しレジスタ640(0)および 640(1)は、ポインタ中間レジスタ650(0)および650(1)によってそれぞれフィードされる。ポインタ中間レジスタ650(0)および650(1)のフィーディングは、スイッチまたはマルチプレクサ660(0)および660(1)によってそれぞれ制御され、これらはその中で計算器30から受け取られたパラレルデータ、またはそれぞれのポインタ読み出しレジスタ640(0)、640(1)のパラレルの内容のどちらかをゲートする。計算器30から受け取られたデータは、誤りパターンについて上述のような方法でバスＤＩＮ上に与えられる。訂正器60は、また、信号Ｐ１ＴＯＳＵＭによって制御され、レジスタ640(0) および640(1)からのポインタ値をシリアルに加えるポインタ和回路670を含む。ポインタ和回路は、ＡＮＤゲート672およびＸＯＲゲート674を含む。構成：ＥＤＣチェッカＥＤＣ／ＣＲＣチェッカ70は、訂正器60からのラインＥＲＲ(0)上のシリアルの誤りパターンおよびラインＧＤＡＴ(0)上のシリアルバッファデータを受け取るように接続されており、これは図１に概略的に示され、図７により詳細に示されている。システムコントローラ10は、コントロールバスＣＢＵＳを用いるＥＤＣ／ＣＲＣチェッカ70の動作を管理する。ここて参考として援用される1994年９月16日に出願されたＣhris Ｚookによる「ＣＲＣ／ＥＤＣチェッカシステム」と題された米国特許出願第08/306,917号に記載されているように、システムコントローラ10によるＥＤＣ／ＣＲＣチェッカ 70の管理は、訂正器60と協調して、バイトが訂正されているバッファの同じパスのあいだに訂正の正確さのＥＤＣ／ＣＲＣベリファイをおこなうように効果的に動作する。動作：コンピュータデータ／ポインタモード：概観図１の誤り訂正システムは、２つのモードで動作する。すなわち（1）ポインタをもつコンピュータデータを訂正する２相モード、および（2）オーディオディジタルデータとともに含まれるサブコードパックを訂正するサブコードモード（図８Ａを参照）である。ポインタをもつコンピュータデータを訂正する２相モードのあいだ、発生器20、計算器30、および訂正器60は、２つの位相のあいだにそれぞれ動作される。これは図９において模式的に示されている。具体的には第１フェーズ（ポインタタイム、つまりＰＴＲＴＩＭＥとして知られる）のあいだに、（a）発生器20は、最も最近のコードワードＣＷ_nについての１ビットのバッファで得られたポインタを用いて、最も最近のコードワードについての１つまたは２つのマルチビットのバッファで得られたポインタ（α^L0＝Ｐ₀、α^L1＝Ｐ₁）を生成する。（b）計算器部30は、発生器（20）によって発生された以前のコードワードＣＷ_n-1についてのシンドローム（Ｓ₀，Ｓ₁）を用いて、以前のコードワードについての１つまたは２つの誤りパターン（Ｅ₀、Ｅ₁）を発生する。および（c）訂正部60は、計算ユニット30のための以前のコードワードＣＷ_n-1についてのポインタ値（α^L0＝Ｐ₀、α^L1＝Ｐ₁）を保持する。第２フェーズのあいだに（図９においてデータタイムつまりＤＡＴＡＴＩＭＥとして示される）、（a）発生器20は、最も最近のコードワードＣＷ_nについてのシンドローム（Ｓ₀ ,Ｓ₁）を発生する。（b）計算部30は、最も最近のコードワードＣＷ_nについてのマルチビットのバッファで得られたポインタ（すなわち、）に関して数学的な演算をおこなう。および（c）訂正ユニット60は、以前のコードワードＣＷ_n-1を訂正する。２つのフェーズのそれぞれにおいて、発生部20、計算部30、および訂正部60は、全システムが次のフェーズに進むことができるまで、終了するための最後のセクションを待つ。ここで最も最近のコードワードまたは以前のコードワードが参照されるとき、図１のシステムのコンテクストにおいては、そのような参照はそれぞれ、実際には、２つのコードワード（例えば２つの最も最近のコードワードおよび２つの以前のコードワード）に対しておこなわれることは理解すべきである。なぜなら図１に示されたシステムは、偶数インタリーブコードワードおよび奇数インタリーブコードワードの両方からのバイトを本質的に同時に扱うからである。しかし本発明の原理は、インタリーブされたシステムに限定されず、ここで説明される２位相動作は、発生部20、計算部30、および訂正システム60のそれぞれに少なくとも類似するセクションが単一のコードワードに対して動作する、非インタリーブされたシステムについても同様に適用可能である。よって本システムは、３つの同時のステージ／動作を必要とする従来のパイプライン技法とは異なり、それぞれのステージ／動作は、異なる入力を用いており、一般に入力をあるステージから次のステージへと渡す。本システムのセクション20、30および60は、それぞれ、２つの異なる動作を時間分割方式で取り扱う。さらにそれぞれのセクション20、30および60は、動作のフェーズに依存して、２つの機能をおこなう。動作のあるフェーズが終わると、それぞれのセクション20 、30、60は、情報を他のセクションに渡すが、その後次のフェーズにおいては、同じ動作を繰り返さない。そうではなく、以上に要約し、以下に詳述するように、後続するフェーズのあいだ、それぞれのセクション20、30、60は、異なる動作を実行する。動作：ポインタ発生（コンピュータデータ／ポインタモード）上述のように、ここで示される本発明のシステムのコンピュータデータ／ポインタモードにおいておこなわれる動作は、偶数インタリーブコードワードおよび奇数インタリーブコードワードの両方を伴う。ここに例示されている偶数インタリーブコードワードを奇数インタリーブコードワードと対にした処理を考えると、以下の説明では、コードワードに対する包括的な言及は、偶数インタリーブコードワードにも、奇数インタリーブコードワードにも当てはまるものである。さらに、以下のさまざまな局面において説明されるように、偶数インタリーブコードワードについて発生された値は、いつでも１つ以上の第１レジスタ内に格納されうるし、そのときには、奇数インタリーブコードワードについて発生された値は、１つ以上の第２レジスタ内に格納されうる。コンピュータデータ／ポインタモードがあるとき、新しいコードワード、すなわち最も最近のコードワードＣＷ_nが処理されるように実行されているとすると、コードワードＣＷ_nについてＰＴＲＴＩＭＥにおいて取られた第１アクションは、２つのポインタと同じだけ多いそれぞれのものについてのα^L表現におけるバッファポインタ情報の１バイトを発生するためのものである。バッファがその中に、それぞれのコードワードのそれぞれのバイトについての、バッファポインタビット位置を格納していることは、当業者にはわかるだろう。もし１つのバイトについてのビット位置が設定されれば、設定されたビット位置に対応するコードワードバイトについて、バッファポインタが起こるか、または存在するといわれる。ここで用いられるように、「バッファ」ポインタという語は、前述のようにバッファから得られたポインタを表すために採用されている。ここで「ポインタ」というときは〔そうではなく「システム」ポインタであると明示されない限り、バッファポインタを意味すると解される。システムポインタの発生および利用は、以下において、動作：ポインタ処理に関連して説明される。システムコントローラ10の管理の下で、発生器20は、それぞれポインタについてのα^L表現におけるポインタ情報の１バイトを、ＰＴＲＴＩＭＥとして知られるステージのあいだに発生する。この点で、コードワードについてのポインタビットが、バッファにおいてクロックと同期してシーケンシャルにアクセスされるあいだ、第１セットポインタビットに遭遇するときに、ポインタ信号がシステムコントローラ10に与えられる。システムコントローラ10は、バッファにおけるビットのクロックによる同期づけをコードワードバイト位置と関連づけ、それに応じて第１ポインタについてポインタ信号が発生されるコードワードバイト位置を明示する。ポインタ信号を受け取ると、システムコントローラ10は、バスＧＤＡＴ上にビット０をセットする。このビットは、ゲート202および発生器コントローラ200に与えられる。ポインタ初期化値（すなわち１）は、レジスタ206(0)にロードされる。発生器コントローラ200は、また、信号を万能フィードバック回路210(0)に与えて、それのための乗算定数を構成する（図２Ａを参照）。具体的には、８ビットのポインタバイトがつくられているので、システムコントローラ10は、信号ＥＮＡＳＣをＭＵＸ230に与え、発生器コントローラ200は、信号ＥＮＡＭＵＬをＭＵＸ240に与えることによって、乗算器228の乗算器定数αがフィードバック回路210(0)において動作可能であるようにする。それからバッファにおけるポインタビットを通じてのクロック同期が続くあいだ、それぞれのクロックについてコードワードの最後のクロックまで、展開しているポインタバイトは、レジスタ 208(0)にシフトされ、乗算器定数によって乗算され、レジスタ206(0)において格納され、最終的にはフォーマットα^Lをもつポインタバイトになる。第１ポインタバイトは、表記としてここでは、α^L0またはＰ₀とよばれる。例えばもし第１ポインタビットがコードワードの２０番目のバイトについてセットされたなら、第１ポインタバイトは、α⁶になるだろう（コードワードの24バイトデータ部分、およびコードワードにおける２つのＥＣＣバイトの最後にまで、コードワードの合計26バイトについて、残っている４つの後続するクロック／バイトがある）。もし、そのコードワードに対するバッファで第２ポインタビットに遭遇すれば、ビットＧＤＡＴ(0)が再びセットされ、発生器コントローラ200およびゲート20 2に与えられ、発生器コントローラ200によって第２ポインタに対応するものとして認識される。この点に関して、発生器コントローラ200は、あるコードワードについて遭遇したポインタビットの数をカウントし、それを表示する信号ＰＣＮＴを出力する。発生器コントローラ200は、第２ポインタに遭遇したことを認識し、信号ＥＮＡＰ１をセットすることによってゲート202にそのように通知する。ゲート202は、ポインタ初期化値をレジスタ206(1)へとロードし、かつ、第１ポインタについて先ほど説明したのと同様の動作を［レジスタ206(1)、208(1)、フィードバック回路210(1)および加算器204(1)に対してパラレルに］おこなうことによってこれに応答する。第２ポインタは、（例えば、バイト22 に対する）コードワードを通してのクロック同期の最後の点で遭遇することになる。その結果、第２ポインタバイトに対する乗算は、対応する後のステージで始まることになる。第２ポインタバイトは、表記としてここでは、α^L1またはＰ₁ とよばれる。第２ポインタビットがコードワードのバイト22で起こるこの例では、第２ポインタバイトは、α⁴となる。ポインタバイトを（２ポインタコードワードに対するＰ₀として、またはＰ₀およびＰ₁の両方として）発生した後、これらのポインタバイトは、対応するレジスタ208(0)、208(1)から計算部30へとパラレルにロードされる。その結果、これらのバイトはそれぞれ、レジスタ300(0)、300(1)に存在して、後続するフェーズ（ＤＡＴＡＴＩＭＥ）のあいだ計算部30により用いられることになる。ポインタバイトの発生に関する以上の説明は、あるインタリーブからの最も最近のコードワードに関連していた。しかし、それぞれのＰＴＲＴＩＭＥフェーズのあいだ、上述したポインタバイト発生操作は、まず偶数インタリーブコードワードについておこなわれた後、奇数インタリーブコードワードについておこなわれることは理解されたい。発生の後、奇数インタリーブコードワードに対するポインタバイトも、計算部に、具体的にはレジスタ302(0)および302(1)へとロードされる。最も最近の偶数インタリーブコードワードおよび最も最近の奇数インタリーブコードワードに対するポインタバイトが共に計算部にロードされた後、ポインタバイトの処理は、直後のフェーズ（ＤＡＴＡＴＩＭＥ）のあいだは計算部30によりおこなわれる。この点については、後述する「動作：ポインタ処理」と副題のつけられた議論を参照のこと。もしあるコードワードに対するポインタの個数が２を超えているのなら、信号ＰＣＮＴとして与えられるこのような値は、そのコードワードが訂正不可能であることを示す。動作：シンドローム発生（コンピュータデータ／ポインタモード）発生器20が、フェーズＰＴＲＴＩＭＥのあいだに最も最近のコードワードＣＷ_nについて１つ以上のポインタバイトを発生し終えた後、発生器20は、次のフェーズ（ＤＡＴＡＴＩＭＥ）の開始を待つ。ＤＡＴＡＴＩＭＥのあいだ、発生器 20は、１コードワードにつき２つのシンドローム（ここでは、表記としてＳ₀およびＳ₁と表される）を、例えば最も最近のコードワードＣＷ_nに対して発生する。シンドロームを発生するために、フィードバック回路210(0)は、非乗算フィードバックライン220を用いてシンドロームＳ₀を発生するように構成される。フィードバック回路210(1)は、８ビット乗算器228による乗算を（ポインタについて既に述べたのとほぼ同様に）実現することによってシンドロームＳ₁を発生するように構成される。まず、偶数インタリーブからの最も最近のコードワードの第１バイトが、レジスタ206(0)およびレジスタ206(1)の両方へとゲートされた後、対応するレジスタ 208(0)、208(1)へとシフトされる。次に、奇数インタリーブからの最も最近のコードワードの第１バイトが、レジスタ206(0)およびレジスタ206(1)の両方へとゲートされる。この後、偶数インタリーブからの最も最近のコードワードの第２バイトを、その偶数インタリーブから、偶数インタリーブコードワードに対する加算器204(0)、204(1)へとゲートすることが続く。加算器204(0)は、第２バイトを第１バイトへと加算し、加算器204(1)は、第２バイトを第１バイトのα倍だけ加算する。加算器204(0)および204(1)からの和は、それぞれレジスタ206(0)、206( 1)へとロードされる。そして、奇数インタリーブからの最も最近のコードワードの第２バイトが、加算器204(0)、204(1)へとゲートされる。この奇数インタリーブコードワードについて、加算器204(0)は、第２バイトを第１バイトへと加算し、加算器204(1)は、第２バイトを第１バイトのα倍だけ加算する。処理中の偶数インタリーブシンドロームは、レジスタ208(0)、208(1)へとシフトされ、奇数インタリーブコードワードに対する加算器204(0)および204(1)からの和は、それぞれレジスタ206(0)、206(1)へとロードされる。以上のステップは、それぞれのコードワードの残りの部分についても、例えば、（それがカラムコードワードであるか、あるいは対角線コードワードであるかによって）最も最近のコードワードＣＷ_nの26バイトまたは45バイトのすべてについても、反復される。コードワードバイトが処理される順番は、図８Ｂに１本のカラムにより図示されている。すなわち、偶数インタリーブの第１カラムコードワードについては、バイト0000が最初に処理され、その後バイト0043、バイト 0086が続き、バイト1075まで続く。１対の最も最近のコードワードＣＷ_nについてのシンドローム発生が終了すると、偶数インタリーブコードワードに対するシンドロームＳ₀はレジスタ208(0) に格納され、偶数インタリーブコードワードに対するシンドロームＳ₁はレジスタ208(1)に格納され、奇数インタリーブコードワードに対するシンドロームＳ₀ はレジスタ206(0)に格納され、奇数インタリーブコードワードに対するシンドロームＳ₁はレジスタ206(1)に格納される。後述するように（動作：誤りパターン発生を参照のこと）、これらのシンドローム値は、直後のフェーズ（ＰＴＲＴＩＭＥ）のあいだに計算部30により利用され、誤りパターンを発生する。動作：ポインタ処理（コンピュータデータ／ポインタモード）既に述べたように(動作：ポインタ発生を参照のこと)、フェーズＰＴＲＴＩＭＥのあいだ、発生部20は、偶数インタリーブコードワードおよび奇数インタリーブコードワードの両方について２つのものポインタバイト（Ｐ₀、Ｐ₁、エイリアスα^L0、α^L1）を発生している。後続するフェーズＤＡＴＡＴＩＭＥのはじめに、ポインタバイトは次のように格納されている。奇数インタリーブコードワード用のＰ₀およびＰ₁は、それぞれレジスタ300(0)および300(1)へと、偶数インタリーブコードワード用のＰ₀およびＰ₁は、それぞれレジスタ302(0)および302( 1)へと格納されている。ＤＡＴＡＴＩＭＥのあいだ、計算部20は、奇数インタリーブコードワードおよび偶数インタリーブコードワードの両方に対するポインタＰ₀およびＰ₁を処理する。処理が最初におこなわれる奇数インタリーブコードワードについては、ＤＡＴＡＴＩＭＥのあいだに計算器30によりおこなわれる処理は、奇数コードワードポインタＰ₀、Ｐ₁の（β基底表現への）基底変換である。次に処理される偶数インタリーブコードワードについては、ＤＡＴＡＴＩＭＥのあいだに計算器3 0によりおこなわれる処理は、偶数コードワードポインタＰ₀、Ｐ₁のβ基底表現への変換のみならず、(２つのポインタが存在する時には)、以下に述べる手法により基底変換されたポインタを用いた和の逆数の形成をも伴う。それぞれのコードワードについて、計算部30による処理は、２つのケースのいずれか１つでおこなわれる。第１のケースは、１コードワードに対してせいぜい１つのバッファポインタしが発生されなかった時に実現される。第２のケースは、１コードワードに対して２つのバッファポインタが発生された時に実現される。ケース１のバッファポインタ処理の場合、計算部30は、（もし存在するのなら）あるポインタＰ₀をα基底表現からβ基底表現へと変換する。ケース２のバッファポインタ処理の場合、計算部30は、ポインタＰ₀およびポインタＰ₁をα基底表現からβ基底表現へと変換し、β基底表現を用いて、以下の式（以下では、「２つのポインタの和の逆数」として知られる）を計算する。この式はまた、とも表される。計算部30は、フェーズＤＡＴＡＴＩＭＥにおいて偶数インタリーブコードワードについての２つのポインタの和の逆数を形成する。もし奇数インタリーブコードワードについて２つのポインタの和の逆数を形成する必要があるのなら、そのようなポインタの和の逆数は、直後のフェーズであるＰＯＩＮＴＥＲＴＩＭＥのあいだに形成される。ポインタの処理は、図10に図示されている。図10のステップ1002からステップ 1016は、フェーズＤＡＴＡＴＩＭＥのあいだに計算部30により実行される。ステップ1020からステップ1024は、直後のＰＯＩＮＴＥＲＴＩＭＥフェーズの間に実行される。ステップ1002で、計算部30は、奇数インタリーブコードワードに対するＰ₀、Ｐ₁をβ表現に変換する。次に、ステップ1004で、奇数インタリーブされたコードワードに対するβ変換されたポインタＰ₀、Ｐ₁は、レジスタ302(0)、302(1)に移され、一時的に格納される。ステップ1006では、本質的に同時に、偶数インタリーブコードワードに対する変換されていないポインタＰ₀、Ｐ₁が、基底変換を予想して、レジスタ302(0)、302(1)からレジスタ300(0)、300(1)へと移される。偶数コードワードのポインタＰ₀、Ｐ₁に対するβ基底への変換は、ステップ1008 でおこなわれる。ステップ1010では、偶数コードワードに対する和の逆数がレジスタ401で形成される。この逆数は、次のフェーズまでそこにとどまる。ステップ1014では、すべてのポインタが訂正部60に移され、一時的に格納される。この点について、ステップ1012で、偶数コードワードに対するポインタＰ₀ 、Ｐ₁は、レジスタ300(0)、300(1)からポインタレジスタ640(0)、640(1)へとそれぞれ移される。また、奇数コードワードに対するポインタＰ₀、Ｐ₁は、レジスタ302(0)、302(1)からポインタレジスタ650(0)、650(1)へとそれぞれ移される。ポインタの訂正部60へのパラレル／シリアルシフトをおこなうのと並行して、発生器20により発生されたシンドロームは、レジスタ300、302へとシフトされる（ステップ1016により反映されている）。ＰＯＩＮＴＥＲＴＩＭＥのあいだ、偶数インタリーブコードワードに対する誤り値の処理（ステップ1018により図示されている）の後、ステップ1020で、訂正部60は、奇数コードワードに対するポインタＰ₀、Ｐ₁を、その値をそれぞれレジスタ640(0)、640(1)から和回路670へとシリアルに出力することによって、加算する。和回路670によりつくられた和（ＰＳＵＭ上のシリアルビット）は、ＭＵＸ441を介してレジスタ401へとロードされる(ステップ1022)。ステップ1024では、計算部30は、奇数コードワードの和Ｐ₀＋Ｐ₁の逆数をレジスタ401で形成する。その後、ステップ1026に示されているように、計算部30は、奇数インタリーブコードワードに対する誤り値を処理する。計算部30によりおこなわれる基底変換、加算、および逆転演算は、計算部30の多目的性を例示している。これらの演算は、以下により詳細に説明される。ポインタＰ₀、Ｐ₁のβ基底表現への変換に伴うステップは、図11に図示されている。ポインタＰ₀は、レジスタ300(0)に存在している。ステップ1102において、ポインタＰ₀は（ＭＵＸ441を介してラインＳO(0)上で）レジスタ401へとロードされる。ステップ1104では、（ラインＲ１ＣＯＮＳＴＩＮ上の）定数「1 」が、（ＭＵＸ440を介して）レジスタ400へとロードされる。ビット指向のたたみ込み演算がおこなわれ（ステップ1106）、レジスタ400および401の内積のビットが信号ＩＰとしてシリアルに出力される。ビット指向のたたみ込みのあいだ、 αフィードバックが、加算器490とフィードバック回路450とを介してレジスタ40 0に与えられる。信号ＩＰとしてシリアルに出力された値は、β基底表現におけるポインタP₀である。ステップ1108では、β基底表現におけるポインタＰ₀は、ＡＮＤゲート324、ＸＯＲゲート328、ＸＯＲゲート330およびＭＵＸ310(0)を介してレジスタ300(0)へとルーティングすることによって、レジスタ300(0)へとロードし戻される。もしポインタＰ₁が存在するのなら、図11の残りのステップが実行される。この点について、ポインタＰ₁は、レジスタ300(1)に存在している。ステップ1112 において、ポインタＰ₁は（ＭＵＸ441を介してラインＳ1(0)上で）レジスタ401 へとロードされる。ステップ1104と同様に、（ラインＲ１ＣＯＮＳＴＩＮ上の）定数「1」が、（ＭＵＸ440を介して）レジスタ400へとロードされる。ビット指向のだたみ込み演算がおこなわれ（ステップ1114）、レジスタ400および401の内積のビットが信号ＩＰとしてシリアルに出力される。ビット指向のたたみ込みのあいだ、αフィードバックが、加算器490とフィードバック回路450とを介してレジスタ400に与えられる。信号ＩＰとしてシリアルに出力された値は、β基底表現におけるポインタＰ₁である。ステップ1116ては、β基底表現におけるポインタＰ₁は、ＡＮＤゲート324、ＸＯＲゲート328、およびＭＵＸ310(1)を介してレジスタ300(1)へとルーティングすることによって、レジスタ300(1)へとロードし戻される。ケース２は、ケース１におけるポインタＰ₀およびＰ₁のβ基底表現への変換を含んでいる。ケース２において、ポインタＰ₀およびＰ₁のα基底表現からβ基底表現への変換に後続する、加算および逆転計算に伴うステップは、図12に示されている。ポインタＰ₀およびＰ₁は、それぞれレジスタ300(0)および300(1)にあることを想起されたい。ステップ1202では、ポインタＰ₀は、ＡＮＤゲート322を通してＸＯＲゲート33 0へとレジスタ300(0)からシリアルにシフトアウトされ、ポインタＰ₁は、ＡＮＤゲート326およびＸＯＲゲート328を通してＸＯＲゲート330へとレジスタ300(1) からシリアルにシフトアウトされる。ステップ1204では、Ｐ₀よびＰ₁は、ＸＯＲゲート330により加算され、その和がシリアル信号ＳＳＵＭとして現れる。そして、Ｐ₀+Ｐ₁の和に対して逆転演算がなされる。ステップ1208では、Ｐ₀＋Ｐ₁の和が、レジスタ400へとロードされる。ステップ1210では、ビット指向のたたみ込みがレジスタ400および401を用いておこなわれる。このビット指向のたたみ込みの間、αフィードバックが、加算器490およびフィードバック回路450を介してレジスタ400に与えられる。ここで援用されている、Ｃhris Ｚookにより199 3年11月４日に出願され、"ＦＩＮＩＴＥＦＥＩＬＤＩＮＶＥＲＳＩＯＮ"と題された米国特許出願第08/147,758号から理解されるように、このたたみ込みは、レジスタ401におけるｍビット値に対応する電気信号を発生し、格納する。レジスタ401における値は、第１基底表現であり、レジスタ400（β基底表現の和Ｐ₀ ＋Ｐ₁を含む）と、α^kＢ（ここで、Ｂはレジスタ401における値である）との内積が、k<ｍ-1であるとき０に等しくなるようにするたたみ込みにより発生される。よって、このたたみ込みにより、Ｐ₀+Ｐ₁の和の逆数カルジスタ401に生じる。ここで、生じた逆数(Ｐ₀+Ｐ₁)^-1は、α基底表現である。ここでも、逆転演算については、図４に示されている回路において、図４の回路によりおこなわれる逆転演算のための乗数α^-tが１による乗算であるように、t=0とするようにα⁰が選択されることには注意されたい。ＤＡＴＡＴＩＭＥが完了すると、（もし発生することが必要であるのなら）偶数インタリーブコードワードに対する２つのポインタの和の逆数は、レジスタ 401に存在し、偶数インタリーブコードワードおよび奇数インタリーブコードワードに対するシンドロームは、それぞれレジスタ300、302に格納され、偶数コードワードに対するポインタはレジスタ640に格納されるいっぽうて、奇数コードワードに対するポインタは、レジスタ642に格納される。動作：誤りパターン発生（コンピュータデータ／ポインタモード）上述したように、シンドロームＳ₀およびＳ₁は、フェーズＤＡＴＡＴＩＭＥのあいだに、偶数インタリーブコードワードおよび奇数インタリーブコードワードの両方に対して発生器20により発生された。コードワードに対するシンドロームの発生のすぐ後に続くＰＴＲＴＩＭＥフェーズにおいて、計算部30は、コードワードに対して、２つのもの誤りパターン（Ｅ₀、Ｅ₁）を発生する。ＰＴＲＴＩＭＥフェーズにおいて、計算部30は、まず偶数インタリーブコードワードに対する誤りパターンを発生した後、奇数インタリーブコードワードに対する誤りパターンを発生する。コードワードに対する誤りパターンの発生は、２つのケースのいずれか１つでおこなわれる。誤りパターン発生の第１のケースは、コードワードが２つ未満のポインタを有している時におこなわれる。誤りパターン発生の第２のケースは、コードワードが２つのポインタを有しているときにおこなわれる。誤りパターン発生の第１のケースは、図13に図示されており、誤りパターン発生の第２のケースは、図14に図示されている。第１のケースでは、もし１コードワードにつき単一の誤りポインタ（Ｐ₀）があるのなら、そのコードワードに対する唯一の誤りパターンは、Ｓ₀となる。すなわち、コードワードに対する誤りパターンＥ₀は、Ｓ₀である。つまり、Ｅ₀=Ｓ₀ (ここで、Ｓ₀は、そのコードワードに対する第１シンドロームである）。しかし、この単一の誤りのケースでは、計算部30は、その誤りに対してそれ自身のシステムポインタ（バッファポインタと対立する）を発生した後、システムポインタおよびバッファポインタが共に、確実にコードワードの同一のバイトを指すようにする。第１ケースの誤りパターン発生シナリオは、以下の関係を考慮して動作する。もし上の関係が有効であるのなら、単一の誤りの存在が確認される。上述の点について、図２のステップ1302では、計算部30は、システムポインタを計算しようとつとめる。ステップ1302に伴う詳細は、いくつかのサブステップを含んでいる。サブステップ1302-2では、Ｓ₀は、（以上の議論から理解される手法て）β基底表現に変換され、レジスタ402に移される。同様に、サブステップ1302-4において、Ｓ₁は、β基底表現に変換され、レジスタ300(1)に移される。次に、サブステップ1302-6において、定数α^-1がレジスタ400へと（ＭＵＸ440 を介して）ロードされ、定数α⁰が（ＭＵＸ441を介して）レジスタ401へとロードされる。ステップ1302-8では、ビット指向のたたみ込みが、フィードバックによりクロック同期のとられたレジスタ400および402を用いておこなわれる。ステップ1302-8に関連して、ＭＵＸ440および443は、それぞれのフィードバック回路 450、452からのフィードバック加算を可能にするように動作される。たたみ込みのあいだ、値Ｓ⁰α^Lがレジスタ402に保持される。たたみ込みがおこなわれると、サブステップ1302-10により示されているように、レジスタ402の内容（値Ｓ₀ α^L）は、比較回路350の加算器362により（レジスタ300(1)に含まれている）Ｓ₁ に加えられる。値Ｓ₀α^LとＳ₁とが（ＯＲゲート372により検出されたときに）等しいのなら、信号ＳＥＤＢがターンオフする。もし信号ＳＥＤＢがターンオフしないのなら（サブステップ1302-12で判定される）、そのコードワードは、訂正不可能であると判定される（サブステップ1302-14）。もし信号ＳＥＤＢがターンオフすれば、そのとき、レジスタ400における値は、コードワードに対して計算されたシステムポインタとなる（サブステップ1302-16）。ステップ1302でシステムポインタを計算した後、ステップ1304では、計算回路 30は、システムポインタがバッファにより供給されたポインタと同じであるかどうか確かめる。この比較を実行するために、サブステップ1304-2において、システムポインタは、レジスタ400からレジスタ402へと移される。サブステップ1304 -4では、バッファポインタがレジスタ400へと移される。システムポインタは（サマー362を介してルーティングされ）、サマー364（図３Ａを参照のこと）によりバッファポインタへと加算される（サブステップ1304-6）。比較回路360により発生された出力信号ＲＯＯＴは、もしこれらのポインタ値が等しければターンオンする。もしＲＯＯＴがハイにならないのなら(サブステップ1 304-8)、コードワードは訂正不可能である(サブステップ1304-10)。ＲＯＯＴがハイになるとき、バッファポインタが確認される(サブステップ1304-12)。バッファポインタがステップ1304で正しいと確認されると、ステップ1306では、バッファポインタは、訂正部60のＰ₀ポインタレジスタへと移し戻される。ただ１つの誤りしかないので、その移動の直前に、レジスタ400におけるバッファポインタ値は、フィードバック（α⁸）とクロック同期がとられる。その結果、バッファポインタは、オフセットバッファポインタとなる（例えば、α^L+8）。Ｐ₁ポインタは、訂正部60において、このコードワードについてゼロに設定される（ステップ1308）。第１ケースの誤りパターン発生の最後に、誤りパターンＳ₀ =Ｅ₀がレジスタ300内に（α基底表現で）残る。第２ケースの誤りパターン発生のあいだ、２つの誤り値（Ｅ₀、Ｅ₁）が計算部 30により計算される。これら２つの誤り値は、以下のように計算される。よって、Ｅ₁の決定は、Ｅ₀の決定に先立たねばならない。図14は、第２ケースの誤りパターン発生に伴う基本的なステップを図示している。ステップ1402では、シンドロームＳ₁（α基底表現）は、本質的には、図５の変換回路を用いてβ基底表現へと変換される。変換は、（Ｓ₁が、最高位ビットから始めて、最低位ビットへと続くよう、シリアルに読み出されるようにする）信号Ｓ１Ｌ２Ｈをイネーブルし、かつフィードバック回路450からのフィードバックのクロック同期をとることによって実現される。その結果、Ｓ₁は（逆転されたビット順で読み出されて）フィードバック信号へとビット加算される。それにより、レジスタ400にＳ₁のβ基底表現が生じる。基底変換が完了すると、β変換されたＳ₁値は、レジスタ300(1)に再び移される。バッファポインタＰ₀は（α^L0のかたちで）訂正部60からレジスタ400へと移され、Ｓ₀はレジスタ401へと移される。また、同時に、レジスタ401の以前の内容［すなわち、（Ｐ₀+Ｐ₁）^-1］は、訂正ユニット60へと一時的に移される。ステップ1404では、係数S₀α^L0が、レジスタ400とフィードバックとのクロック同期をとることにより得られる。それによって、ラインＩＰ上に内積信号の所望のシーケンスを得る。項Ｓ₁+Ｓ₀α^L0は、ステップ1406で、和回路320を用いてラインＩＰ上のシリアルシーケンスをレジスタ300(1)の内容（Ｓ₁）に加算することによって得られる。レジスタ300(1)の内容［Ｓ₁+Ｓ₀α^L0］は、それからレジスタ400へと移される。そして、ステップ1408では、Ｅ₁に対する積が、係数（ポインタレジスタＰ₀（つまりレジスタ640(0)）から得られ、レジスタ401へと移される）を、レジスタ400に格納されている係数Ｓ₁+Ｓ₀α^L0により乗算することによって形成される。この乗算は、レジスタ400がフィードバック回路450を介してフィードバックとクロック同期が取られている時、ビット指向のたたみ込みのあいだにおこなわれる。信号ＩＰとして発生された内積のシーケンスは、レジスタ300(1)に与えられ、Ｅ₁となる。ステップ1410、ステップ1412およびステップ1414は、Ｅ₀を得るために実行される。ステップ1410では、Ｅ₁は、本質的には図５の基底変換回路を用いて、β 基底表現からα基底表現へと変換しなおされる。このような変換は、Ｅ₁をレジスタ300(1)から（ＡＮＤゲート482を介して）レジスタ400へと移すことと、フィードバック回路450からのビット加算のクロックに同期されたフィードバックとによりおこなわれる。そして、Ｅ₁（今ではレジスタ400におけるビット逆転されたα基底表現である）は、レジスタ300(1)へと移される。Ｓ₀（依然としてα基底である）は、レジスタ300(0)にとどまっており、一方レジスタ300(1)は、ローからハイへとシフトする。ステップ1412では、和Ｓ₀+Ｅ₁=Ｅ₀が和回路320により得られ、レジスタ300(0)へと戻される。そして、誤りパターン値Ｅ₀およびＥ₁が共に計算された後、ステップ1414では、コードワードに対する誤りパターンＥ₀ 、Ｅ₁は、訂正部60の誤りレジスタへと移される。動作：訂正（コンピュータデータ／ポインタモード）一対（偶数インタリーブおよび奇数インタリーブ）のコードワードを訂正するとき、訂正部60は、そのポインタレジスタ640、650内にベリファイされたポインタＰ₀、Ｐ₁を格納しており、その誤りレジスタ610、620内に誤りパターンＥ₀、Ｅ₁を格納している。訂正部60は、フェーズＤＡＴＡＴＩＭＥのあいだ、訂正を目的としてバッファにおいて処理されているブロックにアクセスする。ブロックにおけるそれぞれのコードワードは、連続するクロックサイクルのあいだにアクセスされる。コードワードに対するポインタが、（図６のラインＬＯＣＥ上に出力されたときに）コードワードの現在クロック同期のとられているバイトに対応しているのなら、ＭＵＸ635を介してバスＥＲＲ上に与えられた対応する誤りパターン（Ｅ₀またはＥ₁）が、バッファにおける誤りのあるバイトを訂正するために用いられる。この訂正処理と同時に、ＥＤＣチェッカシステム70が、バッファのブロックに対してＣＲＣ検査をおこなっている(動作：ＥＤＣ検査を参照のこと)。動作：概観（サブコードをともなうオーディオ）動作のサブコードモードは、図15に図示されている基本的ステップにより要約される。サブコードモードでは、図１の誤り訂正システムは、ディジタルオーディオデータ内に分散された（図８Ａに図示されている）サブコードパックを用いて訂正をおこなおうと試みる。ステップ1510Ａおよびステップ1510Ｂは、パックに対するシンドロームの発生を伴う。ステップ1510Ａのあいだ、最初の４バイト（パックの「Ｑ」部分）が、シンドロームＳ₀、Ｓ₁をＱ部分にわたって発生するために用いられ、シンドロームＳ₂、Ｓ₃を全パックにわたって発生し始めるのに用いられる。ステップ1510Ｂの間、パックの残りのバイト（例えば、パックの「Ｐ」部分）は、全パックにわたるＳ₂、Ｓ₃の発生を完了し、かつパックの「Ｐ」部分にわたってシンドロームＳ₀、Ｓ₁を発生するために用いられる。図８Ａを参照すれば理解できるように、ここで例示されている実施形態においては、パックの第１の部分、すなわち「Ｑ」部分は、最初の４つの６ビットーバイト（例えば、シンボル0〜3）を構成しており、一方、パックの第２の部分、つまり「Ｐ」部分は、残りの２０の６ビットバイト（例えば、シンボル4〜23）を構成している。一般に、パックの第１の部分、すなわち「Ｑ」部分が、特にパック識別情報のために用いられるとき、パックの第２の部分すなわち「Ｐ」部分は、特にディジタルデータを含んでいる。シンドローム（つまり、パックの「Ｑ」部分にわたるＳ₀およびＳ₁、パックの「Ｐ」部分にわたるシンドロームＳ₀およびＳ₁、ならびに全パックにわたるシンドロームＳ₂およびＳ₃）の発生の後、システムコントローラ10は、シンドロームを解析する（ステップ1520を参照のこと）。ステップ1520の解析により可能な４つのケースが展開され、それらのケースのうちの３つに対して異なる訂正戦略が適用される。第１のケースでは、誤りは、パックのＰ部分には起こるが、パックのＱ部分には起こらない。これにより、システムコントローラ10は二重誤り検出戦略［ＤＥＤ］を実行するように促される(図15のステップ1530により図示されている)。第２のケースでは、誤りは、パックのＰ部分およびＱ部分の両方に起こる。これにより、システムコントローラ10は、パックの両部分にわたって単一誤り検出戦略［ＳＥＤ］を実行し(図15のステップ1540により図示されている)、その後、訂正されたコードワードにわたってシンドロームを再び発生するように促される（図15のステップ1541により図示されている）。第３のケースでは、誤りは、パックのＱ部分には起こるが、パックのＰ部分には起こらない。これにより、システムコントローラ10は四重誤り検出戦略［ＱＤ］を実行するように促される(図15のステップ1550により図示されている)。第４のケースでは、すべてのシンドロームはゼロである(このことは、パックには誤りが存在しないことを示している)。動作：シンドローム発生（サブコードを含むオーディオ）図15に示されているように、サブコード用のシンドローム発生は、２つの別々の発生ステージを伴う(ステップ1510Ａおよび1510Ｂにより図示されている)。ステップ1510Ａでは、最初の４バイト（例えば、パックの「Ｑ」部分）が、Ｑ部分にわたってシンドロームＳ₀、Ｓ₁を発生し、かつ、全パックにわたってシンドロームＳ₂、Ｓ₃を発生し始めるのに用いられる。ステップ1510Ｂでは、パックの残りのバイト（例えば、パックの「Ｐ」部分）が、全パックにわたってＳ₂ 、Ｓ₃の発生を完了し、かつパックの「Ｐ」部分にわたってシンドロームＳ₀、Ｓ₁を発生するために用いられる。サブコードシンドローム発生のあいだ、サブコードパックのそれぞれのバイト（図８Ａを参照のこと）は、発生器20と２度クロック同期がとられる。すなわち、一度はサブコードシンドロームＳ₀、Ｓ₁を発生するためであり、一度はシンドロームＳ₂、Ｓ₃を発生するためである。よって、サブコード用のシンドロームを発生するとき、レジスタ206、208は、コンピュータデータ用のシンドローム発生の場合のように異なるインタリーブには用いられず、サブコード用の異なるシンドローム用に用いられる。表１は、サブコードシンドローム発生のためのレジスタ206、208のシフトと、フィードバック乗算演算とを記載している。表１の第１行は、第１データバイトがどのようにレジスタにロードされるかを示している。ここで、それぞれのレジスタにおける第１データバイトは、そこから発生されるシンドロームを指すためにＳ₀、Ｓ₁、Ｓ₂およびＳ₃とラベルが付けられている。表１の第１行に続いて、表１の次の６つの行に対応する６つのステップが実行される。表１の第５行および第６行は、２クロックサイクルで第２データバイトを加算することを示している。すなわち、まず、行５においてシンドロームＳ₀、Ｓ₁に加算し、そして（レジスタ値をシフトした後に）行６においてシンドロームＳ₂およびＳ₃へと加算する。行７は、さらなるデータバイトの図示されていない加算に備えて、シンドロームをさらにシフトすることを示している。さらなるデータバイトを加算する以前に、表１の行７における式は、各シンドロームについて更新された値（例えば、Ｓ₁α+Ｄ）になるが、それは、次のデータバイトの加算以前にＳ₁になることは理解されたい。表１の行７の後、表１について図示されているのと同様に、さらなるデータバイトが加算される。つまり、サブコードデータバイトのそれぞれについて、表１の行２〜行７により反映されている６つのステップが実行される。ここで、６つのクロックのうち２つだけが、次のデータバイトの導入には実際に伴うことになる。表１の６つのステップについては、レジスタ206の内容は、常にレジスタ208へとシフトされることには留意されたい。レジスタ206には、常に、レジスタ208の内容×「1」または「α」がフィードされる。乗算が×「1」でおこなわれるか、 ×「α」でおこなわれるかは、ＭＵＸ230、240の設定次第である（図２Ａを参照のこと）。表１の６つのステップが４回実行された後（つまり、最初の４データバイトが発生器20において加算された後）、レジスタ208(0)は、パックのＱ部分にわたって発生されたサブコードシンドロームＳ₀を含んでおり、レジスタ208(1)は、パックのＱ部分にわたって計算されたサブコードシンドロームＳ₁を含んでいる。この時点において、パックのＱ部分にわたるサブコードシンドロームＳ₀、Ｓ₁は、計算部30へとロードされる。それによって、図15のステップ1510Ａを完了する。パックのＱ部分にわたってシンドロームＳ₀、Ｓ₁をオフロード（off-loading ）した後、レジスタ206、208の内容は、再び切り替えられ（すなわち、表１の最終行と同様）、パックの第５のバイトおよび残りのバイトについて、６つのステップが反復される。しかし、パックのＰ部分にわたってシンドロームＳ₀、Ｓ₁を発生するために、パックのＱ部分にわたってシンドロームＳ₀、Ｓ₁を含んでいるレジスタはクリアされる。その結果、パックの第５のバイトがそこにロード可能となる。よって、サブコードパックの24バイトのすべてが発生器20内へとエンターされ、表１の各ステップがそれぞれのバイトについて実行された後、レジスタ208(0) および208(1)は、最終的には、パックのＱ部分にわたって発生されたサブコードシンドロームＳ₀、Ｓ₁をそれぞれ含むことになり、レジスタ206(0)および206(1) は、最終的には、全パックにわたって発生されたサブコードシンドロームＳ₂、Ｓ₃をそれぞれ含むことになる。これにより、図15のステップ1510Ｂを完了する。動作：二重誤り検出（サブコードを含むオーディオ）図15Aは、図15のステップ1530において実行されるサブステップを示している（すなわち、サブコードシンドロームの評価が、誤りはサブコードパックのＰ部分にのみ存在しており、サブコードパックのＱ部分にはないことを示している場合）。よって、図15Aは、サブコード用の本発明による二重誤り検出（ＤＥＤ）プロシージャに含まれるサブステップを示している。サブステップ1530-2において、誤りロケータ多項式が、計算部30によるサブステップ1530-4でのルートサーチに利用可能な形式で発生される。一般に、誤りロケータ多項式は、サブコード方程式１の形式に合う。しかしルートサーチは通常、逆方向におこなわれるので、サブコード方程式１は α^-n（ここで、ｎは19である）で乗算されねばならず、従来は、ルートサーチに利用可能なサブコード方程式２を生じるために、Δにより乗算可能であった。サブコード方程式２の誤りロケータ多項式は、図15Aのサブステップ1530-2-２から1530-2-8に関して図示されている手法で発生される。サブコード方程式２の誤りロケータ多項式は、シンドロームＳ₀（Ｐにわたる）と、Ｓ₁（Ｐにわたる）と、図15のステップ1510Ａおよび1510Ｂで発生されたＳ₂およびＳ₃とを用いて発生される。まず、サブステップ1530-2-2において、項σ₂'α^-nが、サブコード方程式３を用いて発生される。次に、サブステップ1530-2-4において、項σ₂α^-2nが、サブコード方程式３により得られた値にα^-nを乗算することによって発生される。サブステップ1530-2-6 において、項σ₁α^-nが、サブコード方程式４を用いて得られる。最後に、ステシプ1530-2-8において、項Δが、サブコード方程式５を用いて得られる。ステップ1530-4では、計算部30は、値σ₂α^-2nをレジスタ400へとロードし、値Δをレジスタ300(1)へとロードし、値σ₁α^-nをレジスタ402へとロードし、かつ図３Ａの和回路を用いてこれら３つのレジスタの内容の和をとることによって、ルートサーチをおこなう。ルートサーチが反復されるたびに、レジスタ400は、フィードバックと（項α^-2nに対して）２度クロック同期がとられ、レジスタ4 02は、フィードバックと（項α^-nに対して）１度クロック同期がとられる。ルートの位置が特定されると、形式α^Lの誤りロケータバイトが、発生部20により発生されねばならない。この点については、ルートの位置が特定されたとき、ＧＤＡＴのビット０がセットされる（サブステップ1530-6により示されている）。発生部20による誤りロケータバイトの発生は、ポインタを含むコンピュータデータを用いておこなわれる形式α^Lによる誤りポインタバイトの類似する発生（既に述べた）を参照すれば、理解できる。サブステップ1530-8および1530-12では、サブステップ1530-4のたたみ込みのあいだに検出されたルートの個数および位置について判定がなされる。これらの判定は、検出されたルートを有する誤りに対して、（おこなうとすれば）どのようなタイプの訂正をおこなうかを支配する。例えば、もしサブステップ1530-8でルートは、最初の３つの位置のうちの３つで検出されたと判定されれば、サブステップ1530-10では、計算部30は、単一誤り訂正プロシージャをおこなう。サブステップ1530-10でおこなわれる単一誤り訂正プロシージャは、上述したポインタを含むコンピュータデータに用いられるプロシージャと本質的には同じである(例えば、上述の「動作：ポインタ処理」[ ケース１]および「動作：誤りパターン発生」[ケース１]と題された議論を参照のこと)。サブステップ1530-10でのポインタ処理および誤りパターン発生では、サブコードシンドロームＳ₀およびＳ₁が（ともにパックのＰ部分にわたって）用いられる。誤りパターン発生の結果、訂正部60は、誤りポインタと、サブコードパックのＰ部分における単一の誤りを含むバイトを訂正するための誤りパターンとを用いる。もしサブステップ1530-12で、サブコードパックには２つ未満のルートしかないと判定されれば、このパックは、訂正不可能であると判定される。サブコードパックについて２つのルートが存在してると判定されるとき、計算部30は、これら２つの誤りを訂正するために、二重消去訂正プロシージャ（サブステップ1530-14により図示されている）をおこなう。サブステップ1530-14でおこなわれる二重消去訂正プロシージャは、上述したポインタを含むコンピュータデータに用いられるプロシージャと本質的には同じである（例えば、上述の「動作：ポインタ処理」[ケース２]および「動作：誤りパターン発生」[ケース２]と題された議論を参照のこと）。サブステップ1530-14でのポインタ処理および誤りパターン発生では、サブコードシンドロームＳ₀およびＳ₁が（ともにパックのＰ部分にわたって）用いられる。誤りパターン発生の結果、訂正部60 は、誤りポインタと、サブコードパックのＰ部分における２つの誤りを含むバイトを訂正するための誤りパターンとを用いる。なお、各計算ステップについては、ここでは詳細に述べなかったが、計算部60 は、サブステップ1530-4のルートサーチに用いられるσ₂α^-2n、Δおよびσ₁α^- ⁿ の評価をおこなうことは理解されたい。動作：単一誤り検出（サブコードを含むオーディオ）図15のステップ1520で、誤りがサブコードパックのＱ部分およびＰ部分の両方に存在している（図８Ａを参照のこと）と判定されるとき、単一誤り検出演算が、サブコードパックの両部分に対して別個におこなわれる(ステップ1540)。ステップ1540の単一誤り検出（SED）演算は、図15Bにより詳細に示されている。第１のサブステップ（サブステップ1540-2）として、誤り検出／訂正が、パックのＱ部分に対しておこなわれる。サブステップ1540-2では、コンピュータデータのケース１について上述したのと同様の誤りポインタ処理および誤りパターン発生をおこなうために、パックのＱ部分にわたって発生されたサブコードシンドローム値Ｓ₀、Ｓ₁が用いられる。この点については、例えば、上述の「動作：ポインタ処理」[ケース１]および「動作：誤りパターン発生」[ケース１]と題された議論を参照のこと。サブステップ1540-2に関して、訂正部60は、誤りポインタと、サブコードパックのＱ部分における誤りを含むバイトを訂正するように発生された誤りパターンとを用いる。第２に、サブステップ1540-4において、誤り検出／訂正が、パックのＰ部分に対しておこなわれる。サブステップ1540-4では、コンピュータデータのケース１について上述したのと同様の誤りポインタ処理および誤りパターン発生をおこなうために、パックのＱ部分にわたって発生されたサブコードシンドローム値Ｓ₀ 、Ｓ₁が用いられる。この点については、例えば、上述の「動作：ポインタ処理」[ケース１]および「動作：誤りパターン発生」[ケース１]と題された議論をここでも参照のこと。サブステップ1540-2に関して、訂正部60は、誤りポインタと、サブコードパックのＰ部分における誤りを含むバイトを訂正するように発生された誤りパターンとを用いる。図15のステップ1541に示されているように、それぞれサブステップ1540-2および1540-4においてサブコードパックのＱ部分およびＰ部分の訂正を試みた後、すべてのサブコードシンドロームが、上述したのと同様に再び発生される(例えば、「動作：シンドローム発生(サブコードを含むオーディオ)」を参照のこと)。もし再び発生されたシンドロームがすべてゼロであるのなら、このサブコードパックは、訂正可能であると考えられる。動作：四重消去訂正（サブコードを含むオーディオ）図15のステップ1520で、誤りは、サブコードパックのＱ部分にだけ存在する( 図８Ａを参照のこと)、例えばパックのＰ部分にわたるＳ₀、Ｓ₁がゼロである、と判定されたとき、ステップ1550の四重消去訂正が、サブコードパックのＱ部分に対しておこなわれる。サブステップ1550-2では、４つの誤りパターンＥ₀、Ｅ₁、Ｅ₂およびＥ₃が、サブステップ1550-4で計算される。それぞれの誤りパターンは、以下の方程式を用いて発生される。ここで、a_k0、a_k1、a_k2およびa_k3のログ値は、表２に従って選択される。サブステップ1550-2で４つの誤りパターンＥ₀、Ｅ₁、Ｅ₂およびＥ₃を計算した後、（サブステップ1550-4で）これらの誤りパターンの少なくとも１つがゼロであることを確かめるためにチェックがなされる。これは、誤った訂正の可能性を低くするためのものである。もしこれらの誤りパターンのどれもゼロではないのなら、そのサブコードパックは、訂正不可能であると考えられる。これらの誤りパターンは、訂正部60により、サブコードパックのＱ部分における３つ以下の誤りを含むバイトを訂正するために用いられる。以上に本発明を、その好ましい実施形態に言及しながら具体的に示し、説明してきたが、その形式および詳細については、本発明の精神および範囲から離れることなく、さまざまな改変がその中になされうることは、当業者には理解できるであろう。独占所有権、すなわち特権を請求する本発明の実施形態は、以下のように規定される。

───────────────────────────────────────────────────── 【要約の続き】も最近のコードワードＣＷ_nに対する何らかのマルチビットのバッファで得られたポインタ（つまり、Ｐ₀、Ｐ₁）に対して数学的演算をおこなう。サブコードモードでは、この誤り訂正システムは、サブコードパックを用いて訂正をおこなおうと試みる。サブコードを訂正するとき、このシステムは、まずパックの異なる部分に対して異なるサブコードシンドロームのセットを発生する。サブコードシンドロームの発生の後、システムコントローラ（10）は、サブコードシンドロームを解析し、その解析に基づいて、異なる訂正戦略を適用する。コンピュータデータおよびサブコードのフィールド長が異なることを考慮に入れて、シンドローム発生器（20）は、異なるフィードバックパス（例えば、フィードバック乗算器）を選択するように、選択的に構成可能となっている。

Claims

【特許請求の範囲】１．コードワードのかたちのデータと、そのようなデータに対して発生された何らかのポインタとを得るバッファと共に用いられ、該バッファからの該ポインタが、１ビットのバッファで得られたポインタである、誤り訂正装置であって、該コードワードに対するシンドロームを発生し、かつ該コードワードに対する何らかの１ビットのバッファで得られたポインタを用いることによって、マルチビットのバッファで得られたポインタを発生する、発生器と、あるコードワードに対して該発生器により発生された該シンドロームを用いることによって、該コードワードに対する誤りパターンを発生する、計算ユニットと、該計算ユニットにより発生された該誤りパターンを用いることによって、該誤りパターンが発生された対象である該コードワードを訂正する、訂正ユニットと、を備えている、誤り訂正装置。２．前記バッファが、コンパクトディスクからコードワードのかたちのデータを得る、請求項１に記載の装置。３．１コードワードにつき２つの、１ビットのバッファで得られたポインタが、前記バッファに設けられる時、前記発生器は、２つの、対応するマルチビットのバッファで得られたポインタを発生し、前記計算ユニットは、１コードワードに対する該２つの、マルチビットのバッファで得られたポインタを用いることによって、該コードワードに対する中間ポインタ表現を形成し、かつ、該計算ユニットは、該発生器により１コードワードについて発生された前記シンドロームと、該中間ポインタ表現と、の両方を用いることによって、該コードワードに対する２つの誤りパターンを発生する、請求項１に記載の装置。４．１コードワードにつき１つの、１ビットのバッファで得られたポインタが、前記バッファに設けられる時、前記計算ユニットが、前記発生器により発生された前記シンドロームを用いることによって、該コードワードに対する独立して導き出されたポインタを発生する、請求項１に記載の装置。５．前記計算ユニットが、前記発生器により発生されたシンドロームを前記コードワードに対する単一の誤りパターンとして用いる、請求項４に記載の装置。６．前記計算ユニットが、前記コードワードに対する前記独立して導き出されたポインタを、該コードワードに対する前記マルチビットのバッファで得られたポインタと比較し、かつ、該比較に基づいてポインタ比較信号を出力する、請求項１に記載の装置。７．もし前記コードワードに対する前記独立して導き出されたポインタが、該コードワードに対する前記マルチビットのバッファで得られたポインタに等しくないのなら、前記ポインタ比較信号が、訂正不可能なコードワードを示す、請求項６に記載の装置。８．前記発生器により発生された前記マルチビットのバッファで得られたポインタが、α^Lのフォーマットのものである、請求項１に記載の装置。９．前記発生器および前記計算ユニットがそれぞれ２つのフェーズのあいだに動作され、第１のフェーズのあいだに、該発生器は、最も最近のコードワードに対する何らかの１ビットのバッファで得られたポインタを用いることによって、該最も最近のコードワードに対するマルチビットのバッファで得られたポインタを発生し、一方該計算ユニットは、以前のコードワードに対して該発生器により発生された前記シンドロームを用いることによって、該以前のコードワードに対する誤りパターンを発生し、第２のフェーズのあいだに、該発生器は、該最も最近のコードワードに対するシンドロームを発生し、一方該計算ユニットは、該最も最近のコードワードに対する何らかのマルチビットのバッファで得られたポインタについて数学的演算をおこなう、請求項１に記載の装置。 10．１コードワードにつき１つの、１ビットのバッファで得られたポインタが、前記バッファに設けられる時、前記マルチビットのバッファで得られたポインタに対しておこなわれる前記数学的演算が、該マルチビットのバッファで得られたポインタの、α基底表現からβ基底表現への変換である、請求項９に記載の装置。 11．前記第２のフェーズのあいだ、前記計算ユニットが、前記発生器により発生された前記シンドロームを用いることによって、前記コードワードに対する独立して導き出されたポインタを発生する、請求項９に記載の装置。 12．前記第１のフェーズのあいだ、前記計算ユニットが、前記以前のコードワードに対する前記独立して導き出されたポインタを、該以前のコードワードに対する前記マルチビットのバッファで得られたポインタと比較し、かつ、該比較に基づいてポインタ比較信号を出力する、請求項11に記載の装置。 13．もし前記以前のコードワードに対する前記独立して導き出されたポインタが、該以前のコードワードに対する前記マルチビットのバッファで得られたポインタに等しくないのなら、前記ポインタ比較信号が、訂正不可能なコードワードを示す、請求項12に記載の装置。 14．１コードワードにつき２つの、１ビットのバッファで得られたポインタが、前記バッファに設けられる時、前記マルチビットのバッファで得られたポインタに対しておこなわれる前記数学的演算が、該２つの、マルチビットのバッファに得られたポインタの、α基底表現からβ基底表現への変換と、該２つの、マルチビットのバッファに得られたポインタの該β基底表現の和の逆数を形成することとである、請求項９に記載の装置。 15．前記訂正ユニットが２つのフェーズのあいだに動作され、前記第１のフェーズのあいだは、該訂正ユニットが、前記最も最近のコードワードに対する何らかのマルチビットのバッファで得られたポインタを格納し、かつ前記第２のフェーズのあいだは、該訂正ユニットが、前記計算ユニットにより発生された前記誤りパターンを用いることによって、前記以前のコードワードを訂正する、請求項９に記載の装置。 16．前記バッファが、第１ブロックと第２ブロックとを含む２つのインタリーブされたブロックを有するものと概念づけられ、該バッファからコードワードがペアをなして得られ、該コードワードのペアがそれぞれ、該第１ブロックから得られた第１ブロックの最も最近のコードワードと、該第２ブロックから得られた第２ブロックの最も最近のコードワードと、を含んでいる、装置において、前記第１のフェーズのあいだは、前記発生器は、該第１ブロックの最も最近のコードワードおよび該第２ブロックの最も最近のコードワードの両方に対する何らかのマルチビットのバッファで得られたポインタを発生し、一方該計算ユニットは、該第１ブロックから以前のコードワードに対する誤りパターンを発生した後、該第２ブロックから以前のコードワードに対する誤りパターンを発生し、該第１ブロックからの該以前のコードワードは、該第２ブロックからの該以前のコードワードとペアにされており、第２のフェーズのあいだは、該発生器は、該第１ブロックの最も最近のコードワードおよび該第２ブロックの最も最近のコードワードに対するシンドロームを発生し、一方該計算ユニットは、該第１ブロックからの該以前のコードワード、および、該第２ブロックからの該以前のコードワードに対する何らかのマルチビットのバッファで得られたポインタについて数学的演算をおこなう、請求項９に記載の装置。 17．コードワードのかたちのデータと、そのようなデータに対して発生された何らかのポインタとを得るバッファと共に用いられ、該バッファからの該ポインタが、１ビットのバッファで得られたポインタである、誤り訂正方法であって、（1）最も最近のコードワードに対する何らかの１ビットのバッファで得られたポインタを用いることによって、該最も最近のコードワードに対するマルチビットのバッファで得られたポインタを発生するステップと、（2）以前のコードワードに対して発生されたシンドロームを用いることによって、該以前のコードワードに対する誤りパターンを発生するステップと、（3）該最も最近のコードワードに対するシンドロームを発生するステップと、（4）該最も最近のコードワードに対する何らかのマルチビットのバッファで得られたポインタに対して数学的演算をおこなうステップと、を含んでいる、方法。 18．前記バッファが、コンパクトディスクからコードワードのかたちのデータを得る、請求項17に記載の方法。 19．前記シンドロームを発生し、かつマルチビットのバッファで得られたポインタを発生するためにシンドローム発生器を用いるステップをさらに含んでいる、請求項17に記載の方法。 20．前記ステップ（1）および（2）が動作の第１フェーズのあいだに本質的に同時に実行され、前記ステップ（3）および（4）が動作の第２フェーズのあいだに本質的に同時に実行される、請求項17に記載の方法。 21．前記ステップ（1）および（2）のあいだ、前記最も最近のコードワードに対する何らかのマルチビットのバッファで得られたポインタが、訂正ユニットに格納され、いっぽう、前記ステップ（3）および（4）のあいだ、該訂正ユニットが、前記計算ユニットにより発生された前記誤りパターンを用いることによって、前記以前のコードワードを訂正する、請求項17に記載の方法。 22．２つの誤りを含む１コードワードにつき２つの、１ビットのバッファで得られたポインタが、前記バッファに設けられる時、前記ステップ（1）のあいだに、２つの、対応するマルチビットのバッファで得られたポインタが、該２つの誤りを含むコードワードに対して発生され、前記ステップ（4）において、該２つの誤りを含むコードワードに対する該２つの、マルチビットのバッファで得られたポインタが用いられることによって、該２つの誤りを含むコードワードに対する中間ポインタ表現を形成し、かつ前記ステップ（2）において、前記シンドロームおよび該中間ポインタ表現の両方が用いられることによって、該２つの誤りを含むコードワードに対する２つの誤りパターンを発生する、請求項17に記載の方法。 23．２つ未満の誤りを含むコードワードにつき１つの、１ビットのバッファで得られたポインタが、前記バッファに設けられるとき、前記シンドロームが用いられることによって、該２つ未満の誤りを含むコードワードに対する独立して導き出されたポインタを発生する、請求項17に記載の方法。 24．前記独立して導き出されたポインタが、前記ステップ（2）のあいだに発生される、請求項23に記載の方法。 25．前記２つ未満の誤りを含むコードワードに対する前記独立して導き出されたポインタと、該２つ未満の誤りを含むコードワードに対する前記マルチビットのバッファで得られたポインタとを比較することと、該比較に基づいてポインタ比較信号を出力することと、をさらに含んでいる、請求項23に記載の方法。 26．もし前記２つ未満の誤りを含むコードワードに対する前記独立して導き出されたポインタが、該２つ未満の誤りを含むコードワードに対する前記マルチビットのバッファで得られたポインタに等しくないのなら、前記ポインタ比較信号が、訂正不可能なコードワードを示す、請求項25に記載の方法。 27．シンドロームが、前記コードワードに対する単一の誤りパターンとして用いられる、請求項23に記載の方法。 28．２つ未満の誤りを含むコードワードにつき１つの、１ビットのバッファで得られたポインタが、前記バッファに設けられる時、前記マルチビットのバッファで得られたポインタに対しておこなわれる前記数学的演算が、該マルチビットのバッファで得られたポインタの、α基底表現からβ基底表現への変換である、請求項17に記載の方法。 29．２つの誤りを含むコードワードにつき２つの、１ビットのバッファで得られたポインタが、前記バッファに設けられる時、前記マルチビットのバッファで得られたポインタに対しておこなわれる前記数学的演算が、該２つの、マルチビットのバッファで得られたポインタの、α基底表現からβ 基底表現への変換と、該２つの、マルチビットのバッファで得られたポインタの該β基底表現の和の逆数を形成することと、を含んでいる、請求項17に記載の方法。 30．前記バッファが、第１ブロックと第２ブロックとを含む２つのインタリーブされたブロックを有するものと概念づけられ、該バッファからコードワードがペアをなして得られ、該コードワードのペアがそれぞれ、該第１ブロックから得られた第１ブロックの最も最近のコードワードと、該第２ブロックから得られた第２ブロックの最も最近のコードワードと、を含んでいる、方法において、前記ステップ（1）のあいだは、何らかのマルチビットのバッファで得られたポインタが、該第１ブロックの最も最近のコードワードおよび該第２ブロックの最も最近のコードワードの両方に対して発生され、一方前記ステップ（2）のあいだは、まずある誤りパターンが、該第１ブロックから以前のコードワードに対して発生された後、ある誤りパターンが、該第２ブロックから以前のコードワードに対して発生され、該第１ブロックからの該以前のコードワードは、該第２ブロックからの該以前のコードワードとペアにされており、前記ステップ（3）のあいだは、シンドロームが、該第１ブロックの最も最近のコードワードおよび該第２ブロックの最も最近のコードワードに対して発生され、かつ前記ステップ（4）のあいだは、数学的演算が、該第１ブロックからの該以前のコードワード、および、該第２ブロックからの該以前のコードワードに対する何らかのマルチビットのバッファで得られたポインタについておこなわれる、請求項17に記載の方法。 31．前記ステップ（1）および（2）が動作の第１フェーズのあいだに本質的に同時に実行され、前記ステップ（3）および（4）が動作の第２フェーズのあいだに本質的に同時に実行される、請求項30に記載の方法。 32．２つの誤りを含むコードワードにつき２つの、１ビットのバッファで得られたポインタが、前記バッファに設けられる時、前記ステップ（1）のあいだに、２つの、対応するマルチビットのバッファで得られたポインタが、該２つの誤りを含むコードワードに対して発生され、前記ステップ（4）において、該２つの誤りを含むコードワードに対する該２つの、マルチビットのバッファで得られたポインタが用いられることによって、該２つの誤りを含むコードワードに対する中間ポインタ表現を形成し、かつ前記ステップ（2）において、前記シンドロームおよび該中間ポインタ表現の両方が用いられることによって、該２つの誤りを含むコードワードに対する２つの誤りパターンを発生する、請求項30に記載の方法。 33．２つ未満の誤りを含むコードワードにつき１つの、１ビットのバッファで得られたポインタが前記バッファに設けられるとき、前記シンドロームが用いられることによって、該２つ未満の誤りを含むコードワードに対する独立して導き出されたポインタを発生する、請求項30に記載の方法。 34．前記独立して導き出されたポインタが、前記ステップ（2）のあいだに発生される、請求項33に記載の方法。 35．前記２つ未満の誤りを含むコードワードに対する前記独立して導き出されたポインタと、該２つ未満の誤りを含むコードワードに対する前記マルチビットのバッファで得られたポインタとを比較することと、該比較に基づいてポインタ比較信号を出力することと、をさらに含んでいる、請求項34に記載の方法。 36．もし前記２つ未満の誤りを含むコードワードに対する前記独立して導き出されたポインタが、該２つ未満の誤りを含むコードワードに対する前記マルチビットのバッファで得られたポインタに等しくないのなら、前記ポインタ比較信号が、訂正不可能なコードワードを示す、請求項35に記載の方法。 37．２つ未満の誤りを含むコードワードにつき１つの、１ビットのバッファで得られたポインタが、前記バッファに設けられる時、前記マルチビットのバッファで得られたポインタに対しておこなわれる前記数学的演算が、該マルチビットのバッファで得られたポインタの、α基底表現からβ基底表現への変換である、請求項30に記載の方法。 38．２つの誤りを含むコードワードにつき２つの、１ビットのバッファで得られたポインタが、前記バッファに設けられる時、前記マルチビットのバッファで得られたポインタに対しておこなわれる前記数学的演算が、該２つの、マルチビットのバッファで得られたポインタの、α基底表現からβ 基底表現への変換と、該２つの、マルチビットのバッファで得られたポインタの該β基底表現の和の逆数を形成することと、を含んでいる、請求項30に記載の方法。 39．前記バッファが、コンパクトディスクからコードワードのかたちのデータを得る、請求項30に記載の方法。 40．サブコードパックに対して誤り訂正をおこなう方法であって、該パックの第１部分にわたって第１セットのシンドロームを発生することと、該パックの第２部分にわたって第２セットのシンドロームを発生することと、該パックの全体にわたって第３セットのシンドロームを発生することと、該第１、該第２および該第３セットのシンドロームを解析することと、該解析に基づいて、復数の誤り訂正戦略のうちの１つを該パックについて選択することと、を含む方法。 41．前記第１セットのシンドロームが、前記パックのＱ部分にわたって発生され、前記第２セットのシンドロームが、該パックのＰ部分にわたって発生される、請求項40に記載の方法。 42．前記第１セットのシンドロームが、前記パックのパック識別情報を含んでいる部分にわたって発生され、前記第２セットのシンドロームが、該パックのディジタルデータを含んでいる部分にわたって発生される、請求項40に記載の方法。 43．前記解析が、誤りは前記パックの前記第２部分には存在しうるが、該パックの前記第１部分にはないことを示すとき、第１戦略が選択される、請求項40に記載の方法。 44．前記第１戦略が、前記パックの前記第２部分の二重誤り訂正を伴う、請求項43に記載の方法。 45．前記パックの前記第２部分の前記二重誤り訂正が、誤りロケータ多項式を用いてルートサーチをおこなうことと、該ルートサーチのあいだに位置が特定されたルートを用いることによって、ポインタを発生することと、前記シンドロームを用いることによって、該ポインタにより示された、該パックの該第２部分におけるバイトに対して誤りパターンを発生することと、を伴う、請求項44に記載の方法。 46．前記解析が、誤りは前記パックの前記第１部分および該パックの前記第２部分の両方に存在しうることを示すとき、第２戦略が選択される、請求項40に記載の方法。 47．前記第２戦略が、前記パックの前記第１部分および該パックの前記第２部分のそれぞれにおける単一誤り訂正を伴う、請求項46に記載の方法。 48．前記第２戦略が、前記パックの前記第１部分のみにわたって発生された前記シンドロームを用いることによって、該パックの該第１部分におけるバイトに対する誤りパターンを発生することと、該パックの前記第２部分のみにわたって発生された前記シンドロームを用いることによって、該パックの該第２部分におけるバイトに対する誤りパターンを発生することと、を伴う、請求項47に記載の方法。 49．前記解析が、誤りは前記パックの前記第１部分のみに存在しうることを示すとき、第３戦略が選択される、請求項40に記載の方法。 50．前記第３戦略が、前記パックの前記第１部分における３バイトの訂正を伴う、請求項49に記載の方法。 51．前記シンドロームの線形結合を用いて、複数の誤りパターンが計算される、請求項49に記載の方法。 52．単一ビットの入力値を受け取り、該単一ビット値を用いることによって、データの誤り訂正に用いられるマルチビット出力値を発生する発生器であって、異なるフィールド長を有するマルチビット値を発生するように選択的に構成可能である、発生器。 53．前記発生器が、シンドローム発生器である、請求項52に記載の装置。 54．前記発生器が、コンピュータデータ用のシンドロームおよびディジタルオーディオサブコード用のシンドロームの両方を発生する、請求項52に記載の装置。 55．前記発生器が、８ビット出力値および６ビット出力値の両方を発生する、請求項52に記載の装置。 56．誤り訂正に用いられる出力値を発生する発生器であって、入力値を受け取るように接続された第１入力端子を有する第１加算器と、出力値をその中に蓄積する第１のレジスタペアであって、該第１のレジスタペアの第１レジスタが、該第１加算器の出力端子に接続された入力端子、および該第１のレジスタペアの第２レジスタの入力端子に接続された出力端子を有している、第１のレジスタペアと、第１フィードバック回路であって、該第１のレジスタペアの該第２レジスタの出力端子に接続された入力端子、および該第１加算器の第２の入力端子に接続された出力端子を有する、第１フィードバック回路と、を備えている発生器において、該第１フィードバック回路が、複数のフィードバック定数の中から選択された１つが、該回路により利用されるように選択的に構成可能である、発生器。 57．前記第１フィードバック回路が、異なるフィールド長に対するフィードバック定数の間で選択するように構成可能である、請求項56に記載の装置。 58．前記第１フィードバック回路が、複数の対応するフィードバック定数乗算器をその上に含む複数のフィードバックラインを有しており、該第１フィードバック回路が、該複数のフィードバックラインの間で選択するためのスイッチをさらに備えている、請求項57に記載の装置。 59．第１フィードバック定数が、８ビットバイトフィールド長に対応しており、第２フィードバック定数が、６ビットバイトフィールド長に対応している、請求項57に記載の装置。 60．前記発生器がシンドローム発生器であり、該発生器が、前記第１フィードバック定数を用いることによりコンピュータデータに対するシンドロームを発生し、かつ該発生器が、前記第２フィードバック定数を用いることによりサブコードに対するシンドロームを発生する、請求項59に記載の装置。 61．入力値を受け取るように接続された第１入力端子を有する第２加算器と、出力値をその中に蓄積する第２のレジスタペアであって、該第２のレジスタペアの第１レジスタが、該加算器の出力端子に接続された入力端子、および該第２のレジスタペアの第２レジスタの入力端子に接続された出力端子を有している、第２のレジスタペアと、第２フィードバック回路であって、該第２のレジスタペアの該第２レジスタの出力端子に接続された入力端子、および該加算器の第２の入力端子に接続された出力端子を有する、第２フィードバック回路と、をさらに備えている装置において、該第１第２回路が、複数のフィードバック定数のうちの選択された１つが、該回路により利用されるように選択的に構成可能である、請求項56に記載の装置。 62．同一の入力値を、前記第１加算器と、前記第２加算器とに与えるスイッチング手段をさらに備えている、請求項61に記載の装置。 63．コンピュータデータあるいはバッファ内に格納されたサブコードを訂正するように動作可能である、コンパクトディスクドライブ用の誤り訂正システムであって、コンピュータデータあるいはディジタルオーディオサブコードのいずれが訂正されているかを示すモード信号を出力するコントローラと、該コントローラにより出力された該信号に応じて、コンピュータデータシンドロームおよびサブコードシンドロームの一方を発生するシンドローム発生器と、該コントローラの制御の下に、該シンドローム発生器により発生されたシンドロームを用いることによって誤りパターンを発生する、誤りパターン発生器と、を備えている誤り訂正システムにおいて、該モード信号と、該シンドローム発生器により発生された該シンドロームとに応じて、該コントローラが、該誤りパターン発生器による誤りパターン発生を制御するために、複数の誤りパターン発生プロシージャの中から選択する、誤り訂正システム。 64．前記モード信号が、コンピュータデータが訂正されていることを示すとき、前記誤りパターン発生器が前記シンドロームを用いることによって、システムポインタビットを発生し、かつ、該シンドロームが、該システムポインタビットを用いて、マルチビットのシステムポインタ値を発生する、請求項63に記載の装置。 65．前記誤りパターン発生器が、前記マルチビットのシステムポインタ値をバッファに供給されたポインタ値とさらに比較する、請求項64に記載の装置。 66．前記モード信号が、コンピュータデータが訂正されていることを示すとき、前記コントローラが、該訂正されているデータに対して前記バッファ内に格納されたバッファに供給されたポインタの個数に応じて、誤りパターン発生プロシージャを選択する、請求項63に記載の装置。 67．前記モード信号が、コンピュータデータが訂正されていること、およびバッファに供給されたポインタが１つしかないことを示すとき、前記誤りパターン発生器が、前記シンドロームを用いることによってシステムポインタを発生する、請求項66に記載の装置。 68．前記モード信号が、サブコードデータが訂正されていることを示すとき、前記シンドローム発生器が、サブコードパックの第１部分にわたって第１セットのシンドロームを発生し、該パックの第２部分にわたって第２セットのシンドロームを発生し、かつ全パックにわたって第３セットのシンドロームを発生する、請求項63に記載の装置。 69．前記第１セットのシンドロームが、前記パックのパック識別情報を含む部分にわたって発生され、前記第２セットのシンドロームが、該パックのディジタルデータを含む部分にわたって発生される、請求項68に記載の装置。 70．前記モード信号が、サブコードデータが訂正されていることを示すとき、前記シンドロームが、誤りは前記パックの前記第２部分には存在しうるが、該パックの前記第１部分にはないことを示すのなら、前記コントローラは、第１のサブコード誤りパターン発生戦略を選択し、該シンドロームが、誤りは該パックの該第１部分および該パックの該第２部分の両方に存在しうることを示すのなら、第２の誤りパターン発生戦略を選択し、かつ該シンドロームが、誤りは該パックの該第１部分にのみ存在しうることを示すのなら、第３の誤りパターン発生戦略を選択する、請求項68に記載の装置。