JPH0354022U - - Google Patents
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- Publication number
- JPH0354022U JPH0354022U JP11368989U JP11368989U JPH0354022U JP H0354022 U JPH0354022 U JP H0354022U JP 11368989 U JP11368989 U JP 11368989U JP 11368989 U JP11368989 U JP 11368989U JP H0354022 U JPH0354022 U JP H0354022U
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- control signal
- processor
- signal
- frequency
- Prior art date
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- Pending
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Dram (AREA)
Description
第１図は本考案を施した論理回路を有するクロ
ツク位相同期回路を設けたクロツク分周回路の一
実施例を示すブロツク構成図、第２図は第１図に
おける制御信号を生成する制御信号生成回路とタ
イミングチヤート、第３図は第１図におけるクロ
ツク分周回路の各信号の動作を示すタイミングチ
ヤート、第４図は従来技術における各信号の動作
を示すタイミングチヤート、第５図は従来の分周
クロツク位相同期回路を設けた分周回路の構成を
示すブロツク図、第６図は第５図の分周クロツク
位相同期回路における各信号の動作を示すタイミ
ングチヤート、第７図は第５図の分周クロツク位
相同期回路において発生した不要な同期パルスの
動作を示すタイミングチヤートである。 １……論理積回路、２……インバータ、３……
デイレイライン、４……分周クロツク位相同期回
路、５……分周器、６……制御信号、７……ＣＰ
Ｕ信号、８……ＣＰＵ信号、２１……デコー
ダ、２２……フリツプフロツプ、２３……Ｉ／Ｏ
信号、２４……＋５Ｖ電源、２５……ＣＰＵ初期
リセツト、２６……制御信号、２７……ワンシヨ
ツトマルチバイブレータ、２８，２９……フリツ
プフロツプ、３０……インバータ、３１……ＣＰ
Ｕ信号、３２……分周クロツク、３３……ＣＰＵ
の基本クロツク、３４……同期パルス、３５……
制御信号、５１……論理積回路、５２……インバ
ータ、５３……デイレイライン、５４……分周ク
ロツク位相同期回路、５５……分周器。
ツク位相同期回路を設けたクロツク分周回路の一
実施例を示すブロツク構成図、第２図は第１図に
おける制御信号を生成する制御信号生成回路とタ
イミングチヤート、第３図は第１図におけるクロ
ツク分周回路の各信号の動作を示すタイミングチ
ヤート、第４図は従来技術における各信号の動作
を示すタイミングチヤート、第５図は従来の分周
クロツク位相同期回路を設けた分周回路の構成を
示すブロツク図、第６図は第５図の分周クロツク
位相同期回路における各信号の動作を示すタイミ
ングチヤート、第７図は第５図の分周クロツク位
相同期回路において発生した不要な同期パルスの
動作を示すタイミングチヤートである。 １……論理積回路、２……インバータ、３……
デイレイライン、４……分周クロツク位相同期回
路、５……分周器、６……制御信号、７……ＣＰ
Ｕ信号、８……ＣＰＵ信号、２１……デコー
ダ、２２……フリツプフロツプ、２３……Ｉ／Ｏ
信号、２４……＋５Ｖ電源、２５……ＣＰＵ初期
リセツト、２６……制御信号、２７……ワンシヨ
ツトマルチバイブレータ、２８，２９……フリツ
プフロツプ、３０……インバータ、３１……ＣＰ
Ｕ信号、３２……分周クロツク、３３……ＣＰＵ
の基本クロツク、３４……同期パルス、３５……
制御信号、５１……論理積回路、５２……インバ
ータ、５３……デイレイライン、５４……分周ク
ロツク位相同期回路、５５……分周器。
Claims (1)
- プロセツサ信号に基づき生成された同期パルス
により、プロセツサの基本クロツクを分周した分
周クロツクを、上記プロセツサ信号に位相同期さ
せる分周クロツク位相同期回路において、上記同
期パルスを制御する制御信号を生成する制御信号
生成手段と、該制御信号生成手段により生成され
た制御信号を入力として上記同期パルスを制御す
る論理積回路とを設けたことを特徴とする分周ク
ロツク位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11368989U JPH0354022U (ja) | 1989-09-28 | 1989-09-28 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11368989U JPH0354022U (ja) | 1989-09-28 | 1989-09-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0354022U true JPH0354022U (ja) | 1991-05-24 |
Family
ID=31662096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11368989U Pending JPH0354022U (ja) | 1989-09-28 | 1989-09-28 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0354022U (ja) |
-
1989
- 1989-09-28 JP JP11368989U patent/JPH0354022U/ja active Pending