JPH0354485B2 - - Google Patents
Info
- Publication number
- JPH0354485B2 JPH0354485B2 JP56154011A JP15401181A JPH0354485B2 JP H0354485 B2 JPH0354485 B2 JP H0354485B2 JP 56154011 A JP56154011 A JP 56154011A JP 15401181 A JP15401181 A JP 15401181A JP H0354485 B2 JPH0354485 B2 JP H0354485B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- operational amplifier
- output
- inverting input
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 41
- 230000000694 effects Effects 0.000 abstract description 4
- 230000005540 biological transmission Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R17/00—Measuring arrangements involving comparison with a reference value, e.g. bridge
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
- H03F3/45744—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction
- H03F3/45748—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction by using a feedback circuit
- H03F3/45753—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction by using a feedback circuit using switching means, e.g. sample and hold
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Amplifiers (AREA)
- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は、電圧比較器として使用される演算増
幅器回路に関するもので、更に詳細には、電圧比
較器として使用された場合に出力リード線上に現
われる本質的なオフセツト電圧の効果を取り除く
方法を使用した演算増幅器回路に関するものであ
る。
幅器回路に関するもので、更に詳細には、電圧比
較器として使用された場合に出力リード線上に現
われる本質的なオフセツト電圧の効果を取り除く
方法を使用した演算増幅器回路に関するものであ
る。
電圧比較器として動作させる為に演算増幅器を
使用することは従来公知である。第１図は、演算
増幅器を表わす記号を示したものである。演算増
幅器１は、反転入力端２、非反転入力端３及び出
力端４を有する。第１図に示した比較器は、出力
端４から反転入力端２へフイードバツクを与える
手段を何等有していない。従つて、演算増幅器１
の増幅率は極めて高いものとなる。反転入力端２
に印加される電圧と比べ、より正の電圧を非反転
入力端３に印加すると、演算増幅器１は入力端２
及び３の間に存在する正の電力差を増幅させる。
従つて、出力端４は、入力電圧差と増幅器の利得
との積に等しい極めて高い正の値となり、増幅器
が飽和されるまで増加される。出力端４と入力端
２及び３との間にはフイードバツクがないので、
演算増幅器１の利得は極めて高くなり、出力端４
は、演算増幅器１に印加される正の供給電圧の値
VDDとほぼ等しい値にされる。同様に、非反転入
力端３に印加される電圧が反転入力端２に印加さ
れる電圧よりも一層負である場合には、演算増幅
器１は入力端２及び３の間に存在する負の電圧を
著しく増幅させ、出力端４を極めて高い負の値に
させて、基本的に演算増幅器１に印加される負の
供給電圧の値VSSと等しくさせる。このように、
演算増幅器１の端子２と３との間に正の電圧を印
加させると、出力端４は極めて高い正の値とな
る。同様に、演算増幅器１の入力端２と３との間
に負の電圧を印加させると、出力端４は極めて高
い負の値となる。第２図は、電圧比較器として使
用した理想的な演算増幅器の入力電圧と出力電圧
との関係を示している。
使用することは従来公知である。第１図は、演算
増幅器を表わす記号を示したものである。演算増
幅器１は、反転入力端２、非反転入力端３及び出
力端４を有する。第１図に示した比較器は、出力
端４から反転入力端２へフイードバツクを与える
手段を何等有していない。従つて、演算増幅器１
の増幅率は極めて高いものとなる。反転入力端２
に印加される電圧と比べ、より正の電圧を非反転
入力端３に印加すると、演算増幅器１は入力端２
及び３の間に存在する正の電力差を増幅させる。
従つて、出力端４は、入力電圧差と増幅器の利得
との積に等しい極めて高い正の値となり、増幅器
が飽和されるまで増加される。出力端４と入力端
２及び３との間にはフイードバツクがないので、
演算増幅器１の利得は極めて高くなり、出力端４
は、演算増幅器１に印加される正の供給電圧の値
VDDとほぼ等しい値にされる。同様に、非反転入
力端３に印加される電圧が反転入力端２に印加さ
れる電圧よりも一層負である場合には、演算増幅
器１は入力端２及び３の間に存在する負の電圧を
著しく増幅させ、出力端４を極めて高い負の値に
させて、基本的に演算増幅器１に印加される負の
供給電圧の値VSSと等しくさせる。このように、
演算増幅器１の端子２と３との間に正の電圧を印
加させると、出力端４は極めて高い正の値とな
る。同様に、演算増幅器１の入力端２と３との間
に負の電圧を印加させると、出力端４は極めて高
い負の値となる。第２図は、電圧比較器として使
用した理想的な演算増幅器の入力電圧と出力電圧
との関係を示している。
ところで、実際の演算増幅器回路に於いては、
構成要素間に有限の不整合があるので、これがオ
フセツト電圧を形成する。このようなオフセツト
電圧は、個々の構成要素の不整合に基づくもので
あるから、各演算増幅器回路に独特なものであ
る。従つて、例えば、第１図の演算増幅器に於い
てオフセツト電圧が存在する場合、入力端２と３
との間に僅かな正の電圧が印加されると、出力４
を極めて高い負の値にする場合もある。第３図
は、比較器として動作させる場合の実際の演算増
幅器の入力電圧と出力電圧との関係を示したもの
である。第３図に於いて、比較器出力が負の電圧
から正の電圧にスイツチされる点をVOFFで示して
ある。従つて、０とVOFFとの間の入力電圧に対し
ては比較器１の出力は正しい値を示さない。
構成要素間に有限の不整合があるので、これがオ
フセツト電圧を形成する。このようなオフセツト
電圧は、個々の構成要素の不整合に基づくもので
あるから、各演算増幅器回路に独特なものであ
る。従つて、例えば、第１図の演算増幅器に於い
てオフセツト電圧が存在する場合、入力端２と３
との間に僅かな正の電圧が印加されると、出力４
を極めて高い負の値にする場合もある。第３図
は、比較器として動作させる場合の実際の演算増
幅器の入力電圧と出力電圧との関係を示したもの
である。第３図に於いて、比較器出力が負の電圧
から正の電圧にスイツチされる点をVOFFで示して
ある。従つて、０とVOFFとの間の入力電圧に対し
ては比較器１の出力は正しい値を示さない。
演算増幅器に固有のオフセツト電圧によつて発
生される比較器内のエラーを取り除く為に従来
種々の試みが成されて来た。このような１つの方
法を第４図の回路に示してある。第４図に於い
て、演算増幅器１は反転入力端２、非反転入力端
３及び出力端４を有している。図示した如く、コ
ンデンサ５が反転入力端２と接地との間に接続さ
れている。反転入力端２はスイツチ６を介して出
力端４に接続されている。従つて、この場合にス
イツチ６が閉じられると、演算増幅器１は利得１
のモードで動作される。第４図の回路を電圧比較
器として動作させる場合には、入力電圧を非反転
入力端３に供給して、前もつて反転入力端２に供
給しコンデンサ５にストアされた基準電圧と比較
させる。基準電圧をコンデンサ５にストアさせる
場合には、スイツチ６を閉じ演算増幅器１を利得
１のモードにさせる。後に入力電圧と比較させる
べき基準電圧は非反転入力端３に印加させる。こ
の時点で、理想的演算増幅器の出力端４にはスイ
ツチ６を介して反転入力端２に印加された基準電
圧が現われる。しかしながら、実際の演算増幅器
では基準電圧から演算増幅器の固有のオフセツト
電圧VOFFを引いた分が出力端４に現われ、従つて
この電圧がスイツチ６を介して反転入力端２に供
給される。故に、電圧VREF−VOFFがコンデンサ５
に記憶される。次いで、スイツチ６が開かれる
と、演算増幅器１は電圧比較器として動作するこ
とが可能となり、従つて極めて高い増幅を行なう
ことが可能となる。電圧VREFよりも大きな入力電
圧が非反転入力端３に与えられると、出力端４は
極めて高い正の値となり、略演算増幅器１に印加
される正の供給電圧VDDの電圧レベルに等しくな
る。同様に、電圧VREFより小さな電圧が非反転入
力端３に印加されると、出力端４は極めて大きな
負の値となり、略演算増幅器１に印加される負の
供給電圧VSSの電圧レベルに等しくなる。
生される比較器内のエラーを取り除く為に従来
種々の試みが成されて来た。このような１つの方
法を第４図の回路に示してある。第４図に於い
て、演算増幅器１は反転入力端２、非反転入力端
３及び出力端４を有している。図示した如く、コ
ンデンサ５が反転入力端２と接地との間に接続さ
れている。反転入力端２はスイツチ６を介して出
力端４に接続されている。従つて、この場合にス
イツチ６が閉じられると、演算増幅器１は利得１
のモードで動作される。第４図の回路を電圧比較
器として動作させる場合には、入力電圧を非反転
入力端３に供給して、前もつて反転入力端２に供
給しコンデンサ５にストアされた基準電圧と比較
させる。基準電圧をコンデンサ５にストアさせる
場合には、スイツチ６を閉じ演算増幅器１を利得
１のモードにさせる。後に入力電圧と比較させる
べき基準電圧は非反転入力端３に印加させる。こ
の時点で、理想的演算増幅器の出力端４にはスイ
ツチ６を介して反転入力端２に印加された基準電
圧が現われる。しかしながら、実際の演算増幅器
では基準電圧から演算増幅器の固有のオフセツト
電圧VOFFを引いた分が出力端４に現われ、従つて
この電圧がスイツチ６を介して反転入力端２に供
給される。故に、電圧VREF−VOFFがコンデンサ５
に記憶される。次いで、スイツチ６が開かれる
と、演算増幅器１は電圧比較器として動作するこ
とが可能となり、従つて極めて高い増幅を行なう
ことが可能となる。電圧VREFよりも大きな入力電
圧が非反転入力端３に与えられると、出力端４は
極めて高い正の値となり、略演算増幅器１に印加
される正の供給電圧VDDの電圧レベルに等しくな
る。同様に、電圧VREFより小さな電圧が非反転入
力端３に印加されると、出力端４は極めて大きな
負の値となり、略演算増幅器１に印加される負の
供給電圧VSSの電圧レベルに等しくなる。
第４図の回路の明らかな欠点としては、多くの
場合に、スイツチ６を閉じることによつて演算増
幅器１を利得１のモードにさせてコンデンサ５上
に基準電圧を記憶させる訳であるが、この場合に
出力端４上の信号が入力端３に現われる電圧と
180゜を越えて位相が異なることである。この位相
差により正帰還が与えられるので不安定となり、
出力端４、従つてコンデンサ５上に記憶された電
圧を著しく高い正の値とするか又は著しく高い負
の値とさせる。この様に、コンデンサ５上に記憶
された電圧はVREF−VOFFとはならず、演算増幅器
１は電圧比較器として適切に機能しなくなる。
場合に、スイツチ６を閉じることによつて演算増
幅器１を利得１のモードにさせてコンデンサ５上
に基準電圧を記憶させる訳であるが、この場合に
出力端４上の信号が入力端３に現われる電圧と
180゜を越えて位相が異なることである。この位相
差により正帰還が与えられるので不安定となり、
出力端４、従つてコンデンサ５上に記憶された電
圧を著しく高い正の値とするか又は著しく高い負
の値とさせる。この様に、コンデンサ５上に記憶
された電圧はVREF−VOFFとはならず、演算増幅器
１は電圧比較器として適切に機能しなくなる。
第５図はMOS技術を使用した従来の演算増幅
器の詳細な回路図である。正の供給電圧VDDが端
子４０に供給されると共に、負の供給電圧VSSが
端子４２に供給される。バイアス発生器５１は
MOSトランジスタ１１と１２とを有しており、
節点８８に固定バイアス電圧を発生させる。この
バイアス電圧は、図示した如く差動入力段５２内
に設けられた電流源トランジスタ１６のゲート９
に印加される。これによりリード線８を介して定
電流が流れる。入力端子２と３とは電流ミラー
MOSトランジスタ１５と１７とに夫々接続され
ている。図示した如く、トランジスタ１８，１９
及び２０とでレベルシフト段５３を構成してい
る。レベルシフト段５３を設けることによつて演
算増幅器１はクラスAB増幅器として動作するこ
とを可能として居り、レベルシフト段を使用しな
いクラスＡ増幅器として動作する演算増幅器と比
べて電力散逸をより小さなものとしている。図示
した如く、トランジスタ２１と２２とで出力段５
４を構成して居り、出力端４から演算増幅器１の
出力信号をとり出すことが可能である。
器の詳細な回路図である。正の供給電圧VDDが端
子４０に供給されると共に、負の供給電圧VSSが
端子４２に供給される。バイアス発生器５１は
MOSトランジスタ１１と１２とを有しており、
節点８８に固定バイアス電圧を発生させる。この
バイアス電圧は、図示した如く差動入力段５２内
に設けられた電流源トランジスタ１６のゲート９
に印加される。これによりリード線８を介して定
電流が流れる。入力端子２と３とは電流ミラー
MOSトランジスタ１５と１７とに夫々接続され
ている。図示した如く、トランジスタ１８，１９
及び２０とでレベルシフト段５３を構成してい
る。レベルシフト段５３を設けることによつて演
算増幅器１はクラスAB増幅器として動作するこ
とを可能として居り、レベルシフト段を使用しな
いクラスＡ増幅器として動作する演算増幅器と比
べて電力散逸をより小さなものとしている。図示
した如く、トランジスタ２１と２２とで出力段５
４を構成して居り、出力端４から演算増幅器１の
出力信号をとり出すことが可能である。
第６図は、第４図に示した如くに接続した電圧
比較器として用いた演算増幅器の詳細な回路図で
ある。第５図と第６図とに共通の回路要素には同
じ番号を印してある。しかしながら、第６図の回
路は幾つかの付加要素を有している。入力電流ミ
ラートランジスタ１５のゲート７は反転入力端２
を介して内部的に節点７４に接続されている。節
点７４と接地との間にコンデンサ１０８が接続さ
れて居り、該コンデンサ１０８は演算増幅器１が
電圧比較器として用いられる場合に使用される基
準電圧を記憶する役目を有する。節点７４は、図
示した如く、一対の相補型MOSトランジスタ１
０５及び１０６から形成された伝送ゲート１０７
を介して節点７３に於いて出力端４に接続されて
いる。入力端４３が論理低状態にされると、Ｐチ
ヤンネルMOSトランジスタ１０５がオンされる。
この場合、同時に、インバータ１０９によつて論
理高状態が節点７５に与えられ、その結果Ｎチヤ
ンネルMOSトランジスタ１０６がオンされる。
従つて、伝送ゲート１０７は導通状態となり、そ
の結果、出力節点７３を入力トランジスタ１５の
ゲート７及び基準電圧記憶用コンデンサ１０８に
接続させる。これにより、演算増幅器１は利得１
のモードにされる。基準電圧VREFが非反転入力端
３に与えられると、コンデンサ１０８にストアさ
れる電圧はVREF−VOFFとなる。尚、この場合の
VOFFは演算増幅器１のオフセツト電圧である。
比較器として用いた演算増幅器の詳細な回路図で
ある。第５図と第６図とに共通の回路要素には同
じ番号を印してある。しかしながら、第６図の回
路は幾つかの付加要素を有している。入力電流ミ
ラートランジスタ１５のゲート７は反転入力端２
を介して内部的に節点７４に接続されている。節
点７４と接地との間にコンデンサ１０８が接続さ
れて居り、該コンデンサ１０８は演算増幅器１が
電圧比較器として用いられる場合に使用される基
準電圧を記憶する役目を有する。節点７４は、図
示した如く、一対の相補型MOSトランジスタ１
０５及び１０６から形成された伝送ゲート１０７
を介して節点７３に於いて出力端４に接続されて
いる。入力端４３が論理低状態にされると、Ｐチ
ヤンネルMOSトランジスタ１０５がオンされる。
この場合、同時に、インバータ１０９によつて論
理高状態が節点７５に与えられ、その結果Ｎチヤ
ンネルMOSトランジスタ１０６がオンされる。
従つて、伝送ゲート１０７は導通状態となり、そ
の結果、出力節点７３を入力トランジスタ１５の
ゲート７及び基準電圧記憶用コンデンサ１０８に
接続させる。これにより、演算増幅器１は利得１
のモードにされる。基準電圧VREFが非反転入力端
３に与えられると、コンデンサ１０８にストアさ
れる電圧はVREF−VOFFとなる。尚、この場合の
VOFFは演算増幅器１のオフセツト電圧である。
又、差動入力段５２の入力節点７１と出力段５
４の出力節点７３との間にはコンデンサ１０１が
固定的に接続されている。このコンデンサ１０１
によつて出力節点７３上に現われる信号と入力節
点７１上の信号との間のフエーズシフトを180゜よ
り小さく減少させて居り、その結果出力段５４と
差動入力段５２との間に負帰還を与えている。こ
のような負帰還を与えることにより、入力端子４
３に論理低状態を与えて伝送ゲート１０７を導通
状態とすることによつて演算増幅器１を利得１の
モードにさせた場合の安定性を確保することを可
能としている。この場合の安定性は負荷コンデン
サ１０８の値の如何に拘らず確保される。従つ
て、第６図の従来技術の回路に於いては、１入力
端で使用する為に電圧VREF−VOFFをストアする為
の記憶用コンデンサを使用すると共に、演算増幅
器１が利得１のモードで適切に機能すべく安全性
を保証するコンデンサ１０１を設けることによつ
て、第４図の従来技術の回路及び第５図の従来技
術の回路の欠点を解消させている。しかしなが
ら、コンデンサ１０１を設けることによつてスル
ーレートが減少されるので演算増幅器１の応答時
間が減少される。スルーレートはI1／C1で定義さ
れ、ここでI1は電流源トランジスタリード線８を
流れる電流であり、C1はコンデンサ１０１の容
量と節点７１における寄生容量との和である。こ
のようにスルーレートが減少されるということ
は、オフセツト電圧補償手段を有する比較器とし
て動作させる場合の従来の演算増幅器回路の明ら
かな欠点である。
４の出力節点７３との間にはコンデンサ１０１が
固定的に接続されている。このコンデンサ１０１
によつて出力節点７３上に現われる信号と入力節
点７１上の信号との間のフエーズシフトを180゜よ
り小さく減少させて居り、その結果出力段５４と
差動入力段５２との間に負帰還を与えている。こ
のような負帰還を与えることにより、入力端子４
３に論理低状態を与えて伝送ゲート１０７を導通
状態とすることによつて演算増幅器１を利得１の
モードにさせた場合の安定性を確保することを可
能としている。この場合の安定性は負荷コンデン
サ１０８の値の如何に拘らず確保される。従つ
て、第６図の従来技術の回路に於いては、１入力
端で使用する為に電圧VREF−VOFFをストアする為
の記憶用コンデンサを使用すると共に、演算増幅
器１が利得１のモードで適切に機能すべく安全性
を保証するコンデンサ１０１を設けることによつ
て、第４図の従来技術の回路及び第５図の従来技
術の回路の欠点を解消させている。しかしなが
ら、コンデンサ１０１を設けることによつてスル
ーレートが減少されるので演算増幅器１の応答時
間が減少される。スルーレートはI1／C1で定義さ
れ、ここでI1は電流源トランジスタリード線８を
流れる電流であり、C1はコンデンサ１０１の容
量と節点７１における寄生容量との和である。こ
のようにスルーレートが減少されるということ
は、オフセツト電圧補償手段を有する比較器とし
て動作させる場合の従来の演算増幅器回路の明ら
かな欠点である。
本発明は、以上の点に鑑み成されたものであつ
て、従来技術の欠点を解消したスイツチ動作され
るコンデンサを有する電圧比較器回路を提供する
ことを目的とする。本発明は電圧比較器として用
いる演算増幅器を提供するものである。後で使用
する為に比較器内に基準電圧VREFをストアする場
合の期間を初期値化期間と呼ぶ。この演算増幅器
の初期値化期間に於いて、演算増幅器の非反転入
力端に基準電圧を供給し、反転入力端を演算増幅
器の出力端に接続させて、演算増幅器を利得１の
モードで動作させる。記憶用コンデンサが演算増
幅器出力端と接地との間に接続されて居り、基準
電圧から演算増幅器の固有のオフセツト電圧を差
し引いた電圧を記憶させる。この初期値化期間に
於いて、スイツチ差動されてフイードバツクコン
デンサが、演算増幅器の差動入力段の非反転入力
側の入力節点と演算増幅器の出力端との間に接続
される。このフイードバツクコンデンサを設ける
ことによつて、出力信号と入力信号との間のフエ
ーズシフトを180゜より小さく減少させて居り、負
帰還を与えているので、演算増幅器が利得１のモ
ードにある場合に安定性及び適切な機能を確保し
ている。初期値化期間の間に基準電圧からオフセ
ツト電圧を差し引いた電圧が記憶用コンデンサに
ストアされると、記憶用コンデンサは演算増幅器
の出力端から切断されるが、演算増幅器の反転入
力端は記憶用コンデンサに接続されたまゝであ
る。更に、演算増幅器が比較器として使用される
場合にフイードバツクコンデンサは差動入力段の
非反転側の入力節点と演算増幅器の出力端とから
切り離される。その結果、オフセツト電圧補償を
用いた従来の比較器と比べてスルーレート及び応
答時間が改良される。
て、従来技術の欠点を解消したスイツチ動作され
るコンデンサを有する電圧比較器回路を提供する
ことを目的とする。本発明は電圧比較器として用
いる演算増幅器を提供するものである。後で使用
する為に比較器内に基準電圧VREFをストアする場
合の期間を初期値化期間と呼ぶ。この演算増幅器
の初期値化期間に於いて、演算増幅器の非反転入
力端に基準電圧を供給し、反転入力端を演算増幅
器の出力端に接続させて、演算増幅器を利得１の
モードで動作させる。記憶用コンデンサが演算増
幅器出力端と接地との間に接続されて居り、基準
電圧から演算増幅器の固有のオフセツト電圧を差
し引いた電圧を記憶させる。この初期値化期間に
於いて、スイツチ差動されてフイードバツクコン
デンサが、演算増幅器の差動入力段の非反転入力
側の入力節点と演算増幅器の出力端との間に接続
される。このフイードバツクコンデンサを設ける
ことによつて、出力信号と入力信号との間のフエ
ーズシフトを180゜より小さく減少させて居り、負
帰還を与えているので、演算増幅器が利得１のモ
ードにある場合に安定性及び適切な機能を確保し
ている。初期値化期間の間に基準電圧からオフセ
ツト電圧を差し引いた電圧が記憶用コンデンサに
ストアされると、記憶用コンデンサは演算増幅器
の出力端から切断されるが、演算増幅器の反転入
力端は記憶用コンデンサに接続されたまゝであ
る。更に、演算増幅器が比較器として使用される
場合にフイードバツクコンデンサは差動入力段の
非反転側の入力節点と演算増幅器の出力端とから
切り離される。その結果、オフセツト電圧補償を
用いた従来の比較器と比べてスルーレート及び応
答時間が改良される。
以下、添付の図面を参考に本発明の具体的実施
の態様に付き詳細に説明する。第７図は本発明に
基づき電圧比較器として使用する演算増幅器の詳
細な回路図である。端子４３は比較器の動作状態
を表わす外部信号を受けることが可能である。電
圧比較器を初期値化させたい場合は、論理低状態
を端子４３に与える。比較器の初期値化を行なう
のは、後々で使用する為に比較器内に基準電圧
VREFをストアさせたい場合である。初期値化期間
に於いて、電圧VREFを非反転入力端３に印加さ
せ、且つ論理低状態を端子４３に与える。端子４
３に論理低状態が与えられるとＰチヤンネルトラ
ンジスタ１０５が導通状態とされる。入力端子４
３に論理低状態が与えられると、インバータ１０
９によつて論理高状態が節点７５に発生される。
このような論理高状態によつてＮチヤンネル
MOSトランジスタ１０６が導通状態とされる。
従つて、伝送ゲート１０７を構成するトランジス
タ１０５及び１０６の両方がオンされる。伝送ゲ
ート１０７がオンされると、反転入力端２を介し
て出力節点７３が反転入力電流ミラーMOSトラ
ンジスタ１５に接続される。これにより、演算増
幅器は利得１のモードにされ、電圧VREF−VOFFが
出力節点７３と出力端子４に現われる。伝送ゲー
ト１０７がオンされているので電圧VREF−VOFFは
更にコンデンサ１０８にストアされる。
の態様に付き詳細に説明する。第７図は本発明に
基づき電圧比較器として使用する演算増幅器の詳
細な回路図である。端子４３は比較器の動作状態
を表わす外部信号を受けることが可能である。電
圧比較器を初期値化させたい場合は、論理低状態
を端子４３に与える。比較器の初期値化を行なう
のは、後々で使用する為に比較器内に基準電圧
VREFをストアさせたい場合である。初期値化期間
に於いて、電圧VREFを非反転入力端３に印加さ
せ、且つ論理低状態を端子４３に与える。端子４
３に論理低状態が与えられるとＰチヤンネルトラ
ンジスタ１０５が導通状態とされる。入力端子４
３に論理低状態が与えられると、インバータ１０
９によつて論理高状態が節点７５に発生される。
このような論理高状態によつてＮチヤンネル
MOSトランジスタ１０６が導通状態とされる。
従つて、伝送ゲート１０７を構成するトランジス
タ１０５及び１０６の両方がオンされる。伝送ゲ
ート１０７がオンされると、反転入力端２を介し
て出力節点７３が反転入力電流ミラーMOSトラ
ンジスタ１５に接続される。これにより、演算増
幅器は利得１のモードにされ、電圧VREF−VOFFが
出力節点７３と出力端子４に現われる。伝送ゲー
ト１０７がオンされているので電圧VREF−VOFFは
更にコンデンサ１０８にストアされる。
演算増幅器１が安定であり、従つて利得１のモ
ードで適切に機能することを確保する為に、コン
デンサ１０１を用いて出力節点７３から差動入力
段５２の非反転側に設けられた入力節点７１にフ
イードバツクを与えている。出力節点７３と入力
節点７１との間にコンデンサ１０１を設けること
によつて、出力節点７３で得られる出力信号が節
点７３に於ける入力信号と位相が180゜を越えて相
違することを防止して居り、その結果正帰還がか
けられることを防止すると共に、演算増幅器１が
利得１のモードにある場合に適切に機能すること
を確保している。コンデンサ１０１は、伝送ゲー
ト１１２及び１０４を用いて入力節点７１と出力
節点７３との間に接続されている。伝送ゲート１
０４はＰチヤンネルMOSトランジスタ１０２と
ＮチヤンネルMOSトランジスタ１０３とで構成
されている。同様に、伝送ゲート１１２はＰチヤ
ンネルMOSトランジスタ１１０とＮチヤンネル
トランジスタ１１１とで構成されている。入力端
子４３に論理低状態が与えられると、Ｐチヤンネ
ルMOSトランジスタ１０２と１１０とがオンす
る。この場合に、インバータ１０９によつて節点
７５に論理高状態が発生され、従つてＮチヤンネ
ルMOSトランジスタ１０３と１１１とがオンさ
れる。故に、初期値化期間に於いて、伝送ゲート
１０４と１１２とはオン状態にあり、この結果コ
ンデンサ１０１は入力節点７１と出力節点７３と
の間に接続される。
ードで適切に機能することを確保する為に、コン
デンサ１０１を用いて出力節点７３から差動入力
段５２の非反転側に設けられた入力節点７１にフ
イードバツクを与えている。出力節点７３と入力
節点７１との間にコンデンサ１０１を設けること
によつて、出力節点７３で得られる出力信号が節
点７３に於ける入力信号と位相が180゜を越えて相
違することを防止して居り、その結果正帰還がか
けられることを防止すると共に、演算増幅器１が
利得１のモードにある場合に適切に機能すること
を確保している。コンデンサ１０１は、伝送ゲー
ト１１２及び１０４を用いて入力節点７１と出力
節点７３との間に接続されている。伝送ゲート１
０４はＰチヤンネルMOSトランジスタ１０２と
ＮチヤンネルMOSトランジスタ１０３とで構成
されている。同様に、伝送ゲート１１２はＰチヤ
ンネルMOSトランジスタ１１０とＮチヤンネル
トランジスタ１１１とで構成されている。入力端
子４３に論理低状態が与えられると、Ｐチヤンネ
ルMOSトランジスタ１０２と１１０とがオンす
る。この場合に、インバータ１０９によつて節点
７５に論理高状態が発生され、従つてＮチヤンネ
ルMOSトランジスタ１０３と１１１とがオンさ
れる。故に、初期値化期間に於いて、伝送ゲート
１０４と１１２とはオン状態にあり、この結果コ
ンデンサ１０１は入力節点７１と出力節点７３と
の間に接続される。
演算増幅器１を電圧比較器として動作させる場
合には、入力端子４３に論理高状態を与える。こ
れによりインバータ１０９によつて節点７５には
論理低状態が発生され、又インバータ１１０によ
つて節点７６には論理高状態が発生される。入力
端子４３に論理高状態が与えられると、Ｐチヤン
ネルMOSトランジスタ１１０，１０２及び１０
５はオフされる。節点７５が論理低状態になる
と、ＮチヤンネルMOSトランジスタ１１１，１
０３及び１０６がオフされる。これにより伝送ゲ
ート１１２，１０４及び１０７は非導通状態とさ
れる。伝送ゲート１０７が非導通状態になると、
出力節点７３は電流ミラーMOSトランジスタ１
５から切断され、その結果演算増幅器１を利得１
のモードから脱却させる。この場合に電圧VREF−
VOFFはコンデンサ１０８にストアされたものであ
る。この電圧VREF−VOFFは反転入力端２を介して
電流ミラートランジスタ１５に印加されるので非
反転入力端３に印加される電圧を記憶された電圧
VREF−VOFFと比較させることを可能とさせ、この
結果出力端４にはオフセツト電圧VOFFの影響によ
るエラーのない正確な出力信号を得ることを可能
としている。従つて、非反転入力端４に於ける出
力信号は端子３に於ける入力信号が電圧VREFと比
べてより正であるか又はより負であるかを表わす
こととなる。
合には、入力端子４３に論理高状態を与える。こ
れによりインバータ１０９によつて節点７５には
論理低状態が発生され、又インバータ１１０によ
つて節点７６には論理高状態が発生される。入力
端子４３に論理高状態が与えられると、Ｐチヤン
ネルMOSトランジスタ１１０，１０２及び１０
５はオフされる。節点７５が論理低状態になる
と、ＮチヤンネルMOSトランジスタ１１１，１
０３及び１０６がオフされる。これにより伝送ゲ
ート１１２，１０４及び１０７は非導通状態とさ
れる。伝送ゲート１０７が非導通状態になると、
出力節点７３は電流ミラーMOSトランジスタ１
５から切断され、その結果演算増幅器１を利得１
のモードから脱却させる。この場合に電圧VREF−
VOFFはコンデンサ１０８にストアされたものであ
る。この電圧VREF−VOFFは反転入力端２を介して
電流ミラートランジスタ１５に印加されるので非
反転入力端３に印加される電圧を記憶された電圧
VREF−VOFFと比較させることを可能とさせ、この
結果出力端４にはオフセツト電圧VOFFの影響によ
るエラーのない正確な出力信号を得ることを可能
としている。従つて、非反転入力端４に於ける出
力信号は端子３に於ける入力信号が電圧VREFと比
べてより正であるか又はより負であるかを表わす
こととなる。
演算増幅器１を電圧比較器として動作させる場
合に端子４３に論理高状態を与えて、Ｐチヤンネ
ルトランジスタ１１０と１０２とをオフさせる。
この場合に、インバータ１０９によつて節点７５
に論理低状態が発生され、その結果Ｎチヤンネル
MOSトランジスタ１１１と１０３とがオフされ
る。従つて、伝送ゲート１１２と１０４とは非導
通状態となり、コンデンサ１０１を入力節点７１
と出力節点７３とから切断させる。同時に、イン
バータ１１０によつて節点７６に論理高状態が発
生されるので、ＮチヤンネルMOSトランジスタ
１９０がオンされ、コンデンサ１０１を接地接続
される。以上の如く、安全性を確保し利得１のモ
ードで演算増幅器１を適正に機能させたい場合に
は、コンデンサ１０１をスイツチ動作させて、出
力節点７３と入力節点７１との間で演算増幅器回
路内に接続させて初期値化期間に於ける正帰還を
防止する。同様に、演算増幅器１を電圧比較器と
して動作させる場合にはコンデンサ１０１をスイ
ツチ動作させて演算増幅器回路から切断させ、そ
の結果従来の電圧比較器と比べスルーレートを改
善すると共に応答時間を改善させている。一方、
従来の電圧比較器に於いては、演算増幅器に固有
のオフセツト電圧の効果を相殺させる為には、演
算増幅器の出力端と入力端との間にコンデンサを
永久接続させて居り、それにより演算増幅器を利
得１のモードで動作させる場合の正帰還を防止さ
せているものである。
合に端子４３に論理高状態を与えて、Ｐチヤンネ
ルトランジスタ１１０と１０２とをオフさせる。
この場合に、インバータ１０９によつて節点７５
に論理低状態が発生され、その結果Ｎチヤンネル
MOSトランジスタ１１１と１０３とがオフされ
る。従つて、伝送ゲート１１２と１０４とは非導
通状態となり、コンデンサ１０１を入力節点７１
と出力節点７３とから切断させる。同時に、イン
バータ１１０によつて節点７６に論理高状態が発
生されるので、ＮチヤンネルMOSトランジスタ
１９０がオンされ、コンデンサ１０１を接地接続
される。以上の如く、安全性を確保し利得１のモ
ードで演算増幅器１を適正に機能させたい場合に
は、コンデンサ１０１をスイツチ動作させて、出
力節点７３と入力節点７１との間で演算増幅器回
路内に接続させて初期値化期間に於ける正帰還を
防止する。同様に、演算増幅器１を電圧比較器と
して動作させる場合にはコンデンサ１０１をスイ
ツチ動作させて演算増幅器回路から切断させ、そ
の結果従来の電圧比較器と比べスルーレートを改
善すると共に応答時間を改善させている。一方、
従来の電圧比較器に於いては、演算増幅器に固有
のオフセツト電圧の効果を相殺させる為には、演
算増幅器の出力端と入力端との間にコンデンサを
永久接続させて居り、それにより演算増幅器を利
得１のモードで動作させる場合の正帰還を防止さ
せているものである。
以上本発明の具体的実施例につき詳細に説明し
たが本発明はこれら具体例に限定されるべきもの
ではなく、本発明の技術的範囲内に於いて種々の
変形例が可能なことは勿論である。
たが本発明はこれら具体例に限定されるべきもの
ではなく、本発明の技術的範囲内に於いて種々の
変形例が可能なことは勿論である。
第１図は電圧比較器として用いることが可能な
演算増幅器の説明図、第２図は電圧比較器として
用いた場合の理想的な演算増幅器の入力電圧と出
力電圧との関係を示したグラフ図、第３図は電圧
比較器として用いた場合の第１図の実際の演算増
幅器の入力電圧と出力電圧との間の関係を示した
グラフ図、第４図は電圧比較器として用いた場合
の演算増幅器オフセツト電圧の効果をとり除く為
の従来技術の方法を示した説明図、第５図は電圧
比較器として用いることの可能なMOS技術を利
用した従来技術の演算増幅器回路図、第６図は演
算増幅器に固有のオフセツト電圧を出力電圧から
取り除く為の従来技術の方法を用いた電圧比較器
として使用することの可能な従来技術の演算増幅
器の回路図、第７図は本発明に基づき電圧比較器
として用いた演算増幅器の回路図、である。 （符号の詳細な説明）、３：入力端、４：出力
端、５２：差動入力段、７１：入力節点、７３：
出力節点、１０９，１１０：インバータ、１０
４，１０７，１１２：伝送ゲート、１０１，１０
８：コンデンサ。
演算増幅器の説明図、第２図は電圧比較器として
用いた場合の理想的な演算増幅器の入力電圧と出
力電圧との関係を示したグラフ図、第３図は電圧
比較器として用いた場合の第１図の実際の演算増
幅器の入力電圧と出力電圧との間の関係を示した
グラフ図、第４図は電圧比較器として用いた場合
の演算増幅器オフセツト電圧の効果をとり除く為
の従来技術の方法を示した説明図、第５図は電圧
比較器として用いることの可能なMOS技術を利
用した従来技術の演算増幅器回路図、第６図は演
算増幅器に固有のオフセツト電圧を出力電圧から
取り除く為の従来技術の方法を用いた電圧比較器
として使用することの可能な従来技術の演算増幅
器の回路図、第７図は本発明に基づき電圧比較器
として用いた演算増幅器の回路図、である。 （符号の詳細な説明）、３：入力端、４：出力
端、５２：差動入力段、７１：入力節点、７３：
出力節点、１０９，１１０：インバータ、１０
４，１０７，１１２：伝送ゲート、１０１，１０
８：コンデンサ。
Claims (1)
- 【特許請求の範囲】 １ 固有のオフセツト電圧を有すると共に、反転
入力端と非反転入力端とを持つた電流ミラー差動
入力段と出力端を持つた出力段とを有する演算増
幅器と、 前記反転入力端と前記出力端との間に接続した
スイツチ手段と、 基準電圧から前記演算増幅器に固有のオフセツ
ト電圧を差し引いた電圧をストアするために前記
反転入力端と接地との間に接続した記憶用コンデ
ンサとを有する電圧比較回路において、 前記記憶用コンデンサに前記差し引いた電圧を
ストアする場合にのみ前記出力端を前記電流ミラ
ー差動入力端の非反転側の入力節点に容量的に結
合させて正帰還を防止する手段を設け、前記演算
増幅器出力端に得られる出力信号によつて前記非
反転入力端に印加される電圧が前記基準電圧より
も大であるか小であるかを表すことを特徴とする
電圧比較回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/192,721 US4320347A (en) | 1980-10-01 | 1980-10-01 | Switched capacitor comparator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5789325A JPS5789325A (en) | 1982-06-03 |
| JPH0354485B2 true JPH0354485B2 (ja) | 1991-08-20 |
Family
ID=22710793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56154011A Granted JPS5789325A (en) | 1980-10-01 | 1981-09-30 | Method of removing influence of intrinsic offset voltage and voltage comparator |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4320347A (ja) |
| EP (1) | EP0049024B1 (ja) |
| JP (1) | JPS5789325A (ja) |
| AT (1) | ATE12013T1 (ja) |
| CA (1) | CA1163331A (ja) |
| DE (1) | DE3169140D1 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4484148A (en) * | 1982-09-13 | 1984-11-20 | National Semiconductor Corporation | Current source frequency compensation for a CMOS amplifier |
| US4533876A (en) * | 1983-10-18 | 1985-08-06 | American Microsystems, Inc. | Differential operational amplifier with common mode feedback |
| JPS60137109A (ja) * | 1983-12-26 | 1985-07-20 | Hitachi Ltd | バイポ−ラトランジスタとｍｏｓトランジスタとが混在する差動増幅回路 |
| JPS60142610A (ja) * | 1983-12-28 | 1985-07-27 | Fujitsu Ltd | コンパレ−タ回路 |
| US5024221A (en) * | 1985-05-17 | 1991-06-18 | Siemens-Pacesetter, Inc. | Programmable band-pass amplifier for use with implantable medical device |
| US4710724A (en) * | 1986-04-02 | 1987-12-01 | Motorola, Inc. | Differential CMOS comparator for switched capacitor applications |
| DE3736735A1 (de) * | 1986-11-12 | 1988-06-01 | Crystal Semiconductor Corp | Verfahren und schaltungsanordnung zum vermindern der erholzeit eines mos-differenz-spannungs-vergleichers |
| DE58908540D1 (de) * | 1989-03-29 | 1994-11-24 | Siemens Ag | Integrierbare Verstärkerschaltung. |
| JP2516971Y2 (ja) * | 1990-03-01 | 1996-11-13 | 三菱鉛筆株式会社 | 蓋付筆記具 |
| US5287068A (en) * | 1992-08-27 | 1994-02-15 | Harris Corporation | Comparator amplifier |
| US5337008A (en) * | 1993-02-25 | 1994-08-09 | Hewlett-Packard Corporation | High gain rail-to-rail CMOS amplifier |
| DE19653191C2 (de) * | 1996-12-19 | 1998-10-08 | Sgs Thomson Microelectronics | Elektrische Schaltungsanordnung mit einem schaltbaren Rückkopplungszweig |
| JP3486072B2 (ja) * | 1997-04-25 | 2004-01-13 | 株式会社東芝 | 可変利得増幅器 |
| US6828927B1 (en) * | 2002-11-22 | 2004-12-07 | Analog Devices, Inc. | Successive approximation analog-to-digital converter with pre-loaded SAR registers |
| US7068098B1 (en) | 2002-11-25 | 2006-06-27 | National Semiconductor Corporation | Slew rate enhancement circuit |
| US7218259B2 (en) * | 2005-08-12 | 2007-05-15 | Analog Devices, Inc. | Analog-to-digital converter with signal-to-noise ratio enhancement |
| US7307476B2 (en) * | 2006-02-17 | 2007-12-11 | Semiconductor Components Industries, L.L.C. | Method for nullifying temperature dependence and circuit therefor |
| CN102480276B (zh) * | 2010-11-26 | 2014-08-06 | 无锡华润上华半导体有限公司 | 折叠式共源共栅运算放大器 |
| EP2736156B9 (en) * | 2012-11-27 | 2021-07-07 | Telefonaktiebolaget LM Ericsson (publ) | Voltage polarity detection for DCM/CCM boundary detection in DC/DC converters |
| CN110445482B (zh) * | 2019-08-06 | 2020-11-27 | 电子科技大学 | 一种低功耗高摆率的比较器 |
| JP2022148472A (ja) * | 2021-03-24 | 2022-10-06 | 株式会社ミツトヨ | フロントエンド回路及びエンコーダ |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1261211A (en) * | 1968-12-31 | 1972-01-26 | Solarton Electric Group Ltd | Improvements in timed shared amplifiers |
| US3649924A (en) * | 1970-03-02 | 1972-03-14 | Gordon Eng Co | Sampling amplifier |
| FR2138234A1 (ja) * | 1971-05-19 | 1972-09-22 | Commissariat Energie Atomique | |
| US3984780A (en) * | 1974-09-11 | 1976-10-05 | Motorola, Inc. | CMOS voltage controlled current source |
| US3988689A (en) * | 1975-02-07 | 1976-10-26 | National Semiconductor Corporation | Offset corrected amplifier |
| US4068182A (en) * | 1977-01-21 | 1978-01-10 | Rca Corporation | Direct-coupled cascade amplifier with automatically adjusted quiescent output signal level |
-
1980
- 1980-10-01 US US06/192,721 patent/US4320347A/en not_active Expired - Lifetime
-
1981
- 1981-07-13 CA CA000381587A patent/CA1163331A/en not_active Expired
- 1981-09-29 EP EP81201081A patent/EP0049024B1/en not_active Expired
- 1981-09-29 AT AT81201081T patent/ATE12013T1/de not_active IP Right Cessation
- 1981-09-29 DE DE8181201081T patent/DE3169140D1/de not_active Expired
- 1981-09-30 JP JP56154011A patent/JPS5789325A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| EP0049024B1 (en) | 1985-02-27 |
| US4320347A (en) | 1982-03-16 |
| EP0049024A3 (en) | 1982-05-12 |
| EP0049024A2 (en) | 1982-04-07 |
| JPS5789325A (en) | 1982-06-03 |
| CA1163331A (en) | 1984-03-06 |
| ATE12013T1 (de) | 1985-03-15 |
| DE3169140D1 (en) | 1985-04-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0354485B2 (ja) | ||
| US5844442A (en) | Low voltage fully differential operational amplifier with improved common mode circuitry | |
| US5736892A (en) | Differential charge pump circuit with high differential impedance and low common mode impedance | |
| US6049246A (en) | Amplifier offset cancellation using current copier | |
| US4710724A (en) | Differential CMOS comparator for switched capacitor applications | |
| KR102672983B1 (ko) | 고선형 입력 및 출력 레일-투-레일 증폭기 | |
| US4918399A (en) | Common mode sensing and control in balanced amplifier chains | |
| JPH0927722A (ja) | ゲイン可変増幅装置 | |
| US4749956A (en) | Fully-differential operational amplifier for MOS integrated circuits | |
| US4714845A (en) | Low offset voltage follower circuit | |
| US6091300A (en) | Method and apparatus for adjusting the input common mode voltage of a differential amplifier | |
| US5349305A (en) | Fully differential current sample/hold circuit | |
| US4460874A (en) | Three-terminal operational amplifier/comparator with offset compensation | |
| JPH0691380B2 (ja) | 増幅器 | |
| JP2599575B2 (ja) | 演算相互コンダクタンス増幅器 | |
| US4529948A (en) | Class AB amplifier | |
| US4577162A (en) | Clocked gain stage having differential inputs and outputs | |
| US5136255A (en) | Amplifier circuit | |
| CA1262476A (en) | A modified cascode amplifier | |
| KR101092699B1 (ko) | 동적 바이어스 작동하는 전류기근형 인버터 및 이를 이용한 저전력 델타 시그마 모듈레이터 | |
| KR100407716B1 (ko) | 넓은공급전압범위용비교기 | |
| KR20090003234A (ko) | 래치 회로 | |
| KR100513908B1 (ko) | 스위치된 전류 메모리 | |
| JP2001285038A (ja) | ウインドウコンパレータ | |
| KR20040070970A (ko) | 직류 오프셋 전압을 제거할 수 있는 반도체 집적회로 |