JPH0354509B2

JPH0354509B2 -

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Publication number: JPH0354509B2
Application number: JP57003258A
Authority: JP
Priority date: 1982-01-14
Filing date: 1982-01-14
Publication date: 1991-08-20
Also published as: JPS58121864A

Description

【発明の詳細な説明】本発明は、シエーデイング補正係数を求める処
理回路のアクセス時間が長くても高速の読取りを
可能にしたシエーデイング補正装置に関する。

記録すべき原稿をランプによつて照射し、その
反射光を反射鏡やレンズを含む光学系を通して、
固体撮像素子やフオトダイオードアレイなどの光
電変換素子に撮像し、電気信号に変換した後、針
状電極などにより静電荷像を形成し現像して記録
像を作る記録装置がすでに知られ広く利用されて
いる。

この種の記録装置では均一濃度の原稿面を読取
つても光電変換信号の出力が不均一となり、特に
中央部に比べて端部の出力が小さく記録画像とし
ては、信号出力が小さい部分では黒つぽくなるな
ど濃度が不均一になる現象がみられる。この現象
はシエーデイングと呼ばれ、その原因としては次
のものが考えられる。

(イ) 原稿照射ランプの照度ムラと照度変化原稿照射ランプにはたとえば螢光灯が用いら
れるが、ランプ長は有限であり発光機構上中央
部より両端部の発光輝度が低いため照度は低く
なる。また、螢光灯は使用するにつれて両端部
が黒化してきたり、取付け方によつても照度分
布が変化する。

(ロ) 光学系のレンズによる減光作用光学系のレンズを通過する光量はコサイン４
乗則により周辺で低下し、たとえば半画角が20
度のとき周辺部光量は中央部の78％になる。

(ハ) 光電変換素子の感度の不均一電荷結合素子（CCD）などの固体撮像素子
やダイオードアレイなどの光電変換素子は製作
上や製造上の理由などで感度が不均一になるこ
とがある。

このシエーデイングを補正するために従来種々
の補正対策がとられている。たとえば配光板を設
けてランプ中央の光量を周辺部の光量に合わせる
ように低下させてランプの配光特性をランプの全
長にわたつて均一にする方法が知られているが、
この方法は初期状態においては有効であるが使用
とともに生ずる端部の黒化に対してはほとんど効
果がなく、これに対処するためにはその都度配光
板を調整しなければならないという不都合があ
る。そこで正確な補正をするには、原稿読取り用
の光電変換素子とは別にシエーデイング波形を出
力する光電変換素子を近くに設け、原稿を読取つ
た画像信号とシエーデイング波形とを演算する方
法が考えられているが、この方法で光源のシエー
デイングは補正できても光電変換素子の感度の不
均一や周囲温度の変化による感度変動までは補正
できないという問題がある。さらに別の補正方法
として均一照度面を光電変換した信号をＡ／Ｄ変
換して記憶素子に記憶し、原稿読取り時に記憶内
容を読出してシエーデイングを補正する方法があ
る。この方法による補正精度はかなり良いが、シ
エーデイング補正係数を記憶素子に記憶するには
非常に高速でデータ処理のできるＡ／Ｄ変換器、
演算処理回路、記憶素子が必要であるが、このよ
うな回路や素子は高価であり且つアクセス時間が
長いために高速の読取りができないという問題が
ある。

そこで上記の問題を解決するため特願昭56−
124791号では、原稿読取り時のシエーデイング補
正に補間法を用い高速読取りを可能にしたが、本
発明はこれとは別の方法により高速読取りを可能
にしたもので、補正係数を求める処理回路のアク
セス時間が長いものでも使用可能になる。

すなわち、原稿画像を読取る前に均一反射面か
らの光情報に基づいてシエーデイング補正係数を
求めRAMなどの記憶素子に記憶させ、原稿読取
り時に記憶素子の内容を読出して原稿画像信号を
補正することにより経年変化や温度変化によるラ
ンプの配光特性変動および光電変換素子の感度不
均一性に対しても有効なシエーデイング補正装置
を提供するものである。ただし、シエーデイング
補正係数を求め記憶素子に記憶するには、非常に
高速な処理回路を必要とし、それらが高価であり
高速読取りにおいては、そのアクセス時間が充分
でない。

そこで本発明においては、均一反射面からの光
情報に基づいて補正係数を求めるにあたり、光電
変換素子のクロツクを、通常の原稿読取りのタイ
ミングよりおそく且つ処理回路のアクセス時間よ
り長い周期にするとともにシエーデイング補正係
数を高速で読み出すことにより、補正係数を求め
る処理回路のアクセス時間が長いものでも使用可
能である。また、光電変換素子の後段に設けた差
動増幅器の基準電圧を原稿の地肌の種類により可
変することにより地カブリ除去を行なうことので
きるシエーデイング補正装置である。

以下図面に基づいて本発明を説明する。

第１図は原稿台移動式の原稿読取装置を有する
複写機の原稿読取り部の構成の一例を概略的に示
しており、原稿台１上に載置した原稿２をランプ
３により照射し、原稿２からの反射光をミラー
４、レンズ５を介して光電変換素子６に入射させ
電気画像信号に変換する。この例では原稿台１の
前方の非画像領域に白色の反射面７が設けてあ
る。

さて、原稿読取り時に原稿台１が白矢印方向に
移動したとき、一回の走査で反射面７からの反射
光により光電変換素子６から出力される信号の波
形は第２図にＡで示すようになる。これは読取り
装置全体のシエーデイング波形を示す。一般に、
光電変換素子はｎ個の単位素子から構成されてい
るので、シエーデイング波形は微小な単位でみる
とV₁、V₂…V_oから構成されている。

シエーデイングを補正するための補正係数を求
めるには、第２図に示すように、シエーデイング
波形に対して任意に基準電圧V_R（直線Ｂで示す）
を定め、この基準電圧V_Rをシエーデイング波形
を構成する出力値V₁〜V_oで割り算すると、同図
に破線Ｃで示すような値が得られる。この破線Ｃ
で示された値をシエーデイング補正係数として、
RAMなどの記憶素子に記憶する。

第３図は本発明によるシエーデイング補正回路
の一実施例を示しており、図において、８は通常
の原稿読取り時の光電変換素子６のクロツクφ₁
を発生するクロツク発生回路、９はシエーデイン
グ補正係数記憶時の光電変換素子６のクロツク
φ₂を発生するクロツク発生回路、１０は光電変
換素子６の出力e₁と基準電圧発生器１１による基
準電圧e₂との差を増幅して差信号e₀（＝e₁−e₂）
を出力する差動増幅器である。なお、基準電圧発
生器１１は原稿の種類（たとえば地色の濃度のち
がい）に応じてスイツチS₁を切換えることにより
３つの異なる電圧e_a，e_b，e_cを発生する。１２は
差動増幅器１０から出力する差信号e₀を画像情報
信号V_Xとして保持するサンプル・ホールド回路、
１３は後述する方法で演算されたシエーデイング
補正係数をデジタル・アナログ変換するＤ／Ａ変
換器、１４はサンプル・ホールド回路１２に保持
されている画像情報信号V_XとＤ／Ａ変換器１３
から出力するシエーデイング補正係数V_Yとを乗
算する演算回路、１５は基準電圧V_Rと演算処理
回路１４により演算処理された信号V_Oとを比較
してＨ（High）レベル信号かＬ（Low）レベル信
号を出力する比較器、１６はクロツク発生回路８
からのクロツクφ₁に基づいて光電変換素子６の
データ転送ゲートの開閉を制御する転送制御信号
φ_XAを出力する転送制御回路、１７はクロツク発
生回路９からのクロツクφ₂により起動し、Ｄ／
Ａ変換器１１のアナログスイツチを上位（MSB）
から順次オンしてゆき比較器１５の出力信号によ
りスイツチをオンのままあるいはスイツチをオフ
して次のスイツチに移るかどうかを制御する制御
回路、１８は制御回路１７により制御されたＤ／
Ａ変換器１３のスイツチの状態すなわちシエーデ
イング補正係数を記憶するRAMなどの記憶回
路、１９は記憶回路１８にシエーデイング補正係
数を格納するタイミングを与えるタイミング回
路、２０は記憶回路１８に格納されたデータを一
旦記憶しクロツクφ₁により高速で読み出すバツ
フアメモリであり、第４図に示すように、記憶回
路１８に格納されたデータを前もつて保持するラ
ツチ回路２０ａ，２０ｂ，２０ｃ，２０ｄと、こ
れらのラツチ回路２０ａ〜２０ｄに保持されたデ
ータをクロツクφ₁に同期して取り出すマルチプ
レクサ２０ｅとにより構成されている。スイツチ
S₂，S₃，S₄，S₅はシエーデイング補正係数を記憶
する場合は接点ａに、原稿読取りの場合は接点ｂ
に切換えられる。

次に上記シエーデイング補正回路の動作を第５
図を用いて説明する。なお、第５図はシエーデイ
ング補正動作の１サイクルについての光電変換素
子６のクロツクφ₁，φ₂および転送制御信号のタ
イムチヤートである。

第５図イは通常の原稿読取り時の光電変換素子
６のクロツクφ₁、ロはクロツクφ₁を分周して得
られるクロツクφ₂の周期より大きい周期のシエ
ーデイング補正係数記憶時の光電変換素子６の動
作クロツクφ₂、ハは光電変換素子のデータ転送
タイミングを定める転送制御信号φ_XA、ニはスイ
ツチS₂〜S₅の接点の状態を示す。まずシエーデイ
ング補正係数の記憶動作について説明する。記憶
動作に先立つてスイツチS₂〜S₅は接点ｂに切換え
られており、第５図において時刻t₁において転送
制御回路１６から転送制御信号φ_XAが出力する
と、光電変換素子６のデータ転送ゲートが開か
れ、光電変換素子６がCCDの場合はその受光部
の画像情報データが転送部に転送されるが、この
画像情報データはそれ以前に光電変換されたデー
タあるいは暗電流によるデータなのでクロツク
φ₁によりその後の時刻t₂までの間にはき出され
る。

時刻t₂において転送制御信号φ_XAが出力すると、
光電変換素子６の転送ゲートが再び開かれるが、
このとき光電変換素子６から出力する画像情報デ
ータがシエーデイング量である。そこで、このと
きスイツチS₂〜S₅の接続をｂからａに切換え、デ
ータ転送クロツクとして、Ｄ／Ａ変換器１３、演
算処理回路１４、記憶回路１８の処理時間より長
い周期のクロツクφ₂を用いる。この間は光電変
換素子６の転送ゲートが開かれないように転送制
御回路１６により制御する。サンプル・ホールド
回路１２はクロツクφ₂により白色反射面７（第
１図参照）を光電変換して得られる第２図のシエ
ーデイング波形Ａ（実際にはシエーデイング波形
Ａを構成する１つの出力値V₁）を処理時間以上
保持してV_Xとして出力する。

一方、制御回路１７はクロツクφ₂により動作
を開始し、まずＤ／Ａ変換器１３のMSBのアナ
ログスイツチをオンする。これによりＤ／Ａ変換
器１３からはV_Yが出力され、サンプル・ホール
ド回路１２に保持されて出力されるシエーデイン
グ波形の１つの信号V_Xと演算処理回路１４によ
りV_O＝V_X・V_Yが演算される。この信号V_Oは比較
器１５において基準電圧V_Rと比較され、V_R＜V_O
のときはＨレベル、V_R＞V_OのときはＬレベルが
比較器１５から出力される。制御回路１７は比較
器１５からの出力がＬレベルのときはアナログス
イツチはそのままとし、Ｈレベルのときはスイツ
チをオフにして次のビツトに進む。以下同様な動
作をLSBまで行ない、スイツチの状態を記憶回
路１８に記憶する。以上のことを光電変換素子の
全ビツトについて行なうことによりシエーデイン
グ補正係数の記憶を終了する。

ここで、光電変換素子６の出力すなわち白色反
射面７の出力e₁と比較される差動増幅器１０の基
準電圧e₂について説明する。

基準電圧発生器１１は、たとえば原稿の地色の
濃度が大きい順にe_a，e_b，e_c（e_a＞e_b＞e_c）を発生
するようになつているので、光電変換素子６から
出力する白色反射面７の光出力から地色の濃度が
大きい原稿ほど大きな基準電圧e₂（たとえばe_a）
を減算することになり、Ｓ／Ｎ比が改善され、地
カブリが除去される。この基準電圧e₂すなわち
e_a，e_b，e_cは作業者が手動で設定してもよいし自
動濃度検知により自動的に設定するようにしても
よい。以上の操作によりシエーデイング補正係数
が求められる。

次に原稿読取り時のシエーデイング補正係数補
正について説明する。

シエーデイング補正係数の記憶動作が終了した
後時刻t₃において転送制御信号φ_XAが出力される
とスイツチS₂およびS₄の接点ｂに切換えられ第５
図ニに破線で示すようになる。係数を記憶する間
（時刻t₂〜t₃）に光電変換素子６の受光部に蓄積
されたデータを時刻t₄までの間にクロツクφ₁によ
りはき出す。この間に、ラツチ回路２０ａ，２０
ｂ，２０ｃ，２０ｄには記憶回路１８の内容が、
ラツチされる。その後時刻t₄において転送制御信
号φ_XAが出力したとき原稿の読取りが行なわれ、
スイツチS₂〜S₅はすべて接点ｂに切換えられる。
すなわち、前もつて高速のバツフアメモリ２０に
蓄えられたシエーデイング補正係数は原稿読取り
のクロツクφ₁に同期してＤ／Ａ変換器１３に送
られる。シエーデイング補正係数はＤ／Ａ変換器
１３によりアナログ値に変換されて、V_Yとして
出力され、サンプル・ホールド回路１２から出力
される。また、記憶回路１８の内容は、前もつて
バツフアメモリ２０にたくわえておくようにす
る。原稿読取り信号V_Xとともに演算処理回路１
４において上述した演算V_X，V_Y処理が行なわれ、
補正後の信号V_Oとしてて出力される。

上記したようなシエーデイング補正を各走査ご
とに行なうことによりシエーデイングは完全に補
正される。

なお、上記実施例ではシエーデイング補正係数
を求める均一反射面を白色として非画像部に設け
た例について説明したが、本発明はこれに限定す
るものではない。

以上説明したように、本発明は、原稿画像を読
取る前に均一反射面からの光情報に基づいてシエ
ーデイング補正係数を演算した後記憶し、原稿画
像を読取るときに前記シエーデイング補正係数を
用いて画像信号のシエーデイング補正をするよう
にしたシエーデイング補正装置において、原稿画
像の読取りタイミングより長く且つシエーデイン
グ補正係数の演算処理時間より長い周期でシエー
デイング補正係数を求めるようにしたので、高速
でデータ処理ができるＡ／Ｄ変換器、演算処理装
置、記憶素子などのような高価な回路や素子を用
いずに高速の読取りができ、しかもシエーデイン
グ補正係数を求める処理回路のアクセス時間が長
いものでも用いることができる。また、シエーデ
イング補正係数の演算の基準となる光情報を原稿
の地肌の濃度など原稿の種類により補正すること
により地カブリのない画像記録ができる。

【図面の簡単な説明】

第１図は複写機の原稿読取り部の一例の概略構
成図、第２図はシエーデイング波形とシエーデイ
ング補正係数とを示す図、第３図は本発明による
シエーデイング補正装置の一実施例のブロツク線
図、第４図は第３図のシエーデイング補正装置に
用いるバツフアメモリの一実施例の回路図、第５
図はシエーデイング補正動作に用いるクロツクな
どのタイムチヤートである。１……原稿台、２……原稿、３……ランプ、４
……ミラー、５……レンズ、６……光電変換素
子、７……反射面、８，９……クロツク発生回
路、１０……差動増幅器、１１……基準電圧発生
器、１２……サンプル・ホールド回路１２、１３
……Ｄ／Ａ変換器、１４……演算回路、１５……
比較器、１６……転送制御回路、１７……制御回
路、１８……記憶回路、１９……タイミング回
路、２０……バツフアメモリ。

Claims

【特許請求の範囲】

１均一な反射率を有する反射部と、該反射部か
らの反射光を電気信号に変換する光電変換手段
と、該光電変換手段の後段に設けられており、基
準電圧が原稿の種類により可変である差動増幅器
と、一定時間ごとに一定の割合で変化する電圧を
発生するＤ／Ａ変換器と、前記光電変換手段から
の出力電圧値と前記Ｄ／Ａ変換器からの出力電圧
値との積と所定の基準値とを比較し、その比較値
に基づいてシエーデイング補正係数を演算する演
算手段と、該演算手段により演算されたシエーデ
イング補正係数を記憶する記憶手段と、該記憶手
段の後段に設けられており、該記憶手段に記憶さ
れた前記シエーデイング補正係数を一旦記憶した
後高速で読み出すバツフアメモリと、前記シエー
デイング補正係数を求めるときは通常の原稿読み
取りタイミングよりおそいタイミングでかつ、シ
エーデイング補正係数の演算処理時間より長い周
期を有するタイミング信号を出力するタイミング
手段とを有することを特徴とするシエーデイング
補正装置。