JPH0354852B2 - - Google Patents
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- JPH0354852B2 JPH0354852B2 JP60000432A JP43285A JPH0354852B2 JP H0354852 B2 JPH0354852 B2 JP H0354852B2 JP 60000432 A JP60000432 A JP 60000432A JP 43285 A JP43285 A JP 43285A JP H0354852 B2 JPH0354852 B2 JP H0354852B2
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- layer
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
- H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は素子単体でスイツチ動作、電圧増幅の
動作を行なう半導体装置に関するものである。
動作を行なう半導体装置に関するものである。
第７図にスイツチ動作、電圧増幅の動作を行な
う従来の半導体装置の回路を示す。第７図におい
て、１，３は出力端子、２，４は入力端子、５は
ゲート入力端子である。この装置は、入力端子
２，４に電圧が印加されたときに出力端子１，３
に出力される電圧をゲート入力端子５の電圧で制
御するものである。
う従来の半導体装置の回路を示す。第７図におい
て、１，３は出力端子、２，４は入力端子、５は
ゲート入力端子である。この装置は、入力端子
２，４に電圧が印加されたときに出力端子１，３
に出力される電圧をゲート入力端子５の電圧で制
御するものである。
このような装置においては、出力端子１，３に
出力する電圧を制御するためには、出力端子１と
入力端子２との間に負荷を挿入する必要があると
いう欠点があつた。
出力する電圧を制御するためには、出力端子１と
入力端子２との間に負荷を挿入する必要があると
いう欠点があつた。
このような問題点を解決するために本発明は、
電子親和力の差の大きい同一導電型の第１および
第２の半導体層からなるヘテロ接合が形成され、
電子親和力の大きい第１の半導体層上に電子親和
力の小さい第２の半導体層があり、この第２の半
導体層表面をエツチングして形成された多数の溝
を有するゲート電極がゲート入力端子と接続され
てなり、第２の半導体層の厚みを前記溝部分にお
いて、第１の半導体層界面に蓄積するキヤリアの
数をゲート電圧で制御可能な厚みにし、前記溝の
方向をゲート電極を挟んで対向して設置された電
極である二つの入力端子間および出力端子間とを
結ぶ線に対して０度より大きく90度より小さい範
囲の角度としたものである。
電子親和力の差の大きい同一導電型の第１および
第２の半導体層からなるヘテロ接合が形成され、
電子親和力の大きい第１の半導体層上に電子親和
力の小さい第２の半導体層があり、この第２の半
導体層表面をエツチングして形成された多数の溝
を有するゲート電極がゲート入力端子と接続され
てなり、第２の半導体層の厚みを前記溝部分にお
いて、第１の半導体層界面に蓄積するキヤリアの
数をゲート電圧で制御可能な厚みにし、前記溝の
方向をゲート電極を挟んで対向して設置された電
極である二つの入力端子間および出力端子間とを
結ぶ線に対して０度より大きく90度より小さい範
囲の角度としたものである。
また本発明は、半絶縁性基板上の導電性の半導
体層上にエツチングにより形成された多数の溝を
有するゲート電極がゲート入力端子と接続されて
なり、この半導体層の厚みを前記溝部分におい
て、キヤリアの数をゲート電圧で制御可能な厚み
にし、この溝の方向をゲート電極を挟んで対向し
て設置された電極である二つの入力端子間および
出力端子間とを結ぶ線に対して０度より大きく90
度より小さい範囲の角度としたものである。
体層上にエツチングにより形成された多数の溝を
有するゲート電極がゲート入力端子と接続されて
なり、この半導体層の厚みを前記溝部分におい
て、キヤリアの数をゲート電圧で制御可能な厚み
にし、この溝の方向をゲート電極を挟んで対向し
て設置された電極である二つの入力端子間および
出力端子間とを結ぶ線に対して０度より大きく90
度より小さい範囲の角度としたものである。
本発明においては、負荷抵抗を有することな
く、スイツチ動作、電圧増幅がなされる。
く、スイツチ動作、電圧増幅がなされる。
本発明に係わる半導体装置の一実施例を第１図
に示す。第１図に示す半導体装置はAlGaAs，
GaAsのヘテロ接合半導体装置であり、第１図ａ
は平面図、第１図ｂは第１図ａのＡ−Ａ線断面図
である。第１図において、６ａ，６ｂは溝、７
ａ，７ｂは突起、８はn+AlGaAs層、９はノンド
ープGaAs層、１０は拡散層、１１は電子蓄積
層、１２はノンドープAlGaAs層、１３はGaAs
半絶縁性基板である。第１図において第７図と同
一部分又は相当部分には同一符号が付してある。
に示す。第１図に示す半導体装置はAlGaAs，
GaAsのヘテロ接合半導体装置であり、第１図ａ
は平面図、第１図ｂは第１図ａのＡ−Ａ線断面図
である。第１図において、６ａ，６ｂは溝、７
ａ，７ｂは突起、８はn+AlGaAs層、９はノンド
ープGaAs層、１０は拡散層、１１は電子蓄積
層、１２はノンドープAlGaAs層、１３はGaAs
半絶縁性基板である。第１図において第７図と同
一部分又は相当部分には同一符号が付してある。
このように構成された装置の構造について説明
する。GaAs半絶縁性基板１３の上にノンドープ
GaAs層９、ノンドープAlGaAs層１２、
n+AlGaAs層８を順次積層し、中間のチヤネル
部、すなわち、n+AlGaAs層８の表面上に多数の
溝（図中斜線部）を設け、表面からノンドープ
GaAs層９にかけて高不純物濃度の拡散層１０
（図中立線部）を互いに分離して設け、その表面
上にそれぞれ入力端子としてのオーミツク電極
２，４および出力端子としてのオーミツク電極
１，３を設ける。その後チヤネル部の凹凸の表面
上にゲート入力端子５を設ける。なお、
n+AlGaAs層８上の表面に形成される多数の溝の
方向、ゲート電極５を挟んで対向して設置される
電極である二つの入力端子２，４間および出力端
子１，３間とを結ぶ線に対して０度より大きく90
度より小さい範囲の角度とされている。
する。GaAs半絶縁性基板１３の上にノンドープ
GaAs層９、ノンドープAlGaAs層１２、
n+AlGaAs層８を順次積層し、中間のチヤネル
部、すなわち、n+AlGaAs層８の表面上に多数の
溝（図中斜線部）を設け、表面からノンドープ
GaAs層９にかけて高不純物濃度の拡散層１０
（図中立線部）を互いに分離して設け、その表面
上にそれぞれ入力端子としてのオーミツク電極
２，４および出力端子としてのオーミツク電極
１，３を設ける。その後チヤネル部の凹凸の表面
上にゲート入力端子５を設ける。なお、
n+AlGaAs層８上の表面に形成される多数の溝の
方向、ゲート電極５を挟んで対向して設置される
電極である二つの入力端子２，４間および出力端
子１，３間とを結ぶ線に対して０度より大きく90
度より小さい範囲の角度とされている。
本発明に係わる半導体装置の他の実施例の断面
を第２図に示す。第２図において、１４は
nGaAs層である。第２図において第１図と同一
部分又は相当部分には同一符号が付してある。
を第２図に示す。第２図において、１４は
nGaAs層である。第２図において第１図と同一
部分又は相当部分には同一符号が付してある。
このように構成された装置の構造について説明
する。GaAs半絶縁性基板１３の上にnGaAs層１
４を積層し、中間のチヤネル部、すなわち、
nGaAs層１４の表面上に多数の溝を設ける。表
面からGaAs半絶縁性基板１３にかけて高濃度不
純物濃度の拡散層１０（図中立線部）を互いに分
離して設け、その表面上に入力端子としてのオー
ミツク電極２，４および出力端子としてのオーミ
ツク電極１，３を設ける。その後チヤネル部の凹
凸の表面上にゲート入力端子５を設ける。
する。GaAs半絶縁性基板１３の上にnGaAs層１
４を積層し、中間のチヤネル部、すなわち、
nGaAs層１４の表面上に多数の溝を設ける。表
面からGaAs半絶縁性基板１３にかけて高濃度不
純物濃度の拡散層１０（図中立線部）を互いに分
離して設け、その表面上に入力端子としてのオー
ミツク電極２，４および出力端子としてのオーミ
ツク電極１，３を設ける。その後チヤネル部の凹
凸の表面上にゲート入力端子５を設ける。
次に第１図に示す半導体装置の動作について説
明する。溝部と突起部の伝導度をσd，σlとしたと
き、その比σl／σdはゲート入力端子５におけるゲ
ート電圧Vgを介して制御できる（動作原理につ
いては後述する）。ゲート電圧Vgを適当に調整し
て伝導度比σl／σd＝１としたときは、第１図ａに
おいて溝がない場合と同じであるから、電流は第
６図ａの矢印で示すように流れ、出力端子１，３
間の電位差は０である。またゲート電圧Vgは適
当に調整して伝導度比σl／σd＝∞、すなわち、
σd＝０にできる。このときの状態を第６図ｂに
示す。このとき端子２および４に印加された電位
は、電流が第６図ｂに示す矢印のように流れるの
で、突起部の伝導度σlを無限大とし溝部の電圧降
下を無視すると、出力端子１および３の電位に等
しくなり、出力端子１，３間の電位差は入力端子
２，４間の電位差に等しくなる。すなわち、出力
端子１，３間の電位差はゲート電圧Vgを介して
０から入力端子２，４間の電位差まで変えること
ができる。
明する。溝部と突起部の伝導度をσd，σlとしたと
き、その比σl／σdはゲート入力端子５におけるゲ
ート電圧Vgを介して制御できる（動作原理につ
いては後述する）。ゲート電圧Vgを適当に調整し
て伝導度比σl／σd＝１としたときは、第１図ａに
おいて溝がない場合と同じであるから、電流は第
６図ａの矢印で示すように流れ、出力端子１，３
間の電位差は０である。またゲート電圧Vgは適
当に調整して伝導度比σl／σd＝∞、すなわち、
σd＝０にできる。このときの状態を第６図ｂに
示す。このとき端子２および４に印加された電位
は、電流が第６図ｂに示す矢印のように流れるの
で、突起部の伝導度σlを無限大とし溝部の電圧降
下を無視すると、出力端子１および３の電位に等
しくなり、出力端子１，３間の電位差は入力端子
２，４間の電位差に等しくなる。すなわち、出力
端子１，３間の電位差はゲート電圧Vgを介して
０から入力端子２，４間の電位差まで変えること
ができる。
次に、伝導度比σl／σdをゲート入力端子５にお
けるゲート電圧Vgを介して制御する場合の動作
原理について説明する。まず第３図、第４図を用
いてGaAs境界層に電子蓄積層１１が形成される
条件について説明する。第３図は突起部のバンド
図であり、第４図は溝部のバンド図である。溝部
においては、ゲート電圧を印加しないときは突起
部と同じ数の電子蓄積層が形成され、ゲート電圧
を印加すると電子蓄積層は減少する。ゲート入力
端子５の領域を，AlGaAs層８，１２の領域を
、ノンドープGaAs層９の領域をであらわ
し、伝導帯の下端をEC、フエルミレベルをEF、
価電子帯の上端をEVであらわす。バリア高さを
Vb１，Vb２、空乏層厚さをｄ１，ｄ２，
AlGaAs層の厚さをｄ０、ドナー濃度をNb，
AlGaAsの誘電率をεs、電子の単位電荷をｑとす
れば、全空乏層の厚さd1＋d2は次式であらわさ
れる。
けるゲート電圧Vgを介して制御する場合の動作
原理について説明する。まず第３図、第４図を用
いてGaAs境界層に電子蓄積層１１が形成される
条件について説明する。第３図は突起部のバンド
図であり、第４図は溝部のバンド図である。溝部
においては、ゲート電圧を印加しないときは突起
部と同じ数の電子蓄積層が形成され、ゲート電圧
を印加すると電子蓄積層は減少する。ゲート入力
端子５の領域を，AlGaAs層８，１２の領域を
、ノンドープGaAs層９の領域をであらわ
し、伝導帯の下端をEC、フエルミレベルをEF、
価電子帯の上端をEVであらわす。バリア高さを
Vb１，Vb２、空乏層厚さをｄ１，ｄ２，
AlGaAs層の厚さをｄ０、ドナー濃度をNb，
AlGaAsの誘電率をεs、電子の単位電荷をｑとす
れば、全空乏層の厚さd1＋d2は次式であらわさ
れる。
d1＋d2＝Ａ（√1＋√2）
Ａ＝〔2εs／（qNb）〕1/2
d1＋d2に対してd0＞d1＋d2のとき、第３図に
示すように、電子蓄積層１１と領域のAlGaAs
中に電子が形成され、d0＝d1＋d2のとき、第４
図に示すように、電子蓄積層１１にのみに電子が
形成される。このとき、AlGaAs中の電子の移動
度は電子蓄積層１１の電子の移動度にくらべて非
常に小さくAlGaAs中の伝導度は無視することが
できるので、突起部の伝導度σlと溝部の伝導度σd
は等しい。すなわち、σl／σd＝１である。ゲート
電圧を印加する電子蓄積層１１は減少し、ついに
σd＝０、σl／σd＝∞にすることができる。
示すように、電子蓄積層１１と領域のAlGaAs
中に電子が形成され、d0＝d1＋d2のとき、第４
図に示すように、電子蓄積層１１にのみに電子が
形成される。このとき、AlGaAs中の電子の移動
度は電子蓄積層１１の電子の移動度にくらべて非
常に小さくAlGaAs中の伝導度は無視することが
できるので、突起部の伝導度σlと溝部の伝導度σd
は等しい。すなわち、σl／σd＝１である。ゲート
電圧を印加する電子蓄積層１１は減少し、ついに
σd＝０、σl／σd＝∞にすることができる。
第５図に第２図に示す半導体装置の溝部に対応
したバンド図を示す。nGaAs層１４の厚さを
dA、バリア高さをVd、ドナー濃度をNbb、印加
ゲート電圧をVg，GaAsの誘電率をεspとすると、
空乏層の厚さｄは次式で示される。
したバンド図を示す。nGaAs層１４の厚さを
dA、バリア高さをVd、ドナー濃度をNbb、印加
ゲート電圧をVg，GaAsの誘電率をεspとすると、
空乏層の厚さｄは次式で示される。
ｄ＝Ｂ√＋
Ｂ＝〔2εsp／（qNbb）〕1/2
電子が走行するチヤネルの厚さはdA−ｄで示
され、ゲート電圧が０の場合に完全にσl／σd＝１
にはできないが、１に近い値にすることができ
る。ゲート電圧を印加していくと、溝部の伝導度
σdは、突起部の伝導度σlが０となる電圧より小さ
い負の電圧で０になり、σl／σd＝∞を達成でき
る。
され、ゲート電圧が０の場合に完全にσl／σd＝１
にはできないが、１に近い値にすることができ
る。ゲート電圧を印加していくと、溝部の伝導度
σdは、突起部の伝導度σlが０となる電圧より小さ
い負の電圧で０になり、σl／σd＝∞を達成でき
る。
次に第１図、第２図に示す半導体装置の製造方
法について説明する。まず、第１図に示す半導体
装置の場合、GaAs半絶縁性基板１３の上に分子
線エピタキシヤル法または有機金属気相成長法等
により、ノンドープGaAs層９を約1μｍの厚さ、
引き続きノンドープAlGaAs層１２を約150Åの
厚さ、同じくドナー濃度２×1017cm-3のSiドープ
n+AlGaAs層８を約1000Åの厚さに順次成長させ
る。これにより、GaAs層９の界面には電子蓄積
層１１が形成される。
法について説明する。まず、第１図に示す半導体
装置の場合、GaAs半絶縁性基板１３の上に分子
線エピタキシヤル法または有機金属気相成長法等
により、ノンドープGaAs層９を約1μｍの厚さ、
引き続きノンドープAlGaAs層１２を約150Åの
厚さ、同じくドナー濃度２×1017cm-3のSiドープ
n+AlGaAs層８を約1000Åの厚さに順次成長させ
る。これにより、GaAs層９の界面には電子蓄積
層１１が形成される。
第２図に示す半導体装置の場合、GaAs半絶縁
性基板１３の上に分子線エピタキシヤル法または
有機金属気相成長法等により、ドナー濃度１×
1016cm-3のSiドープGaAs層１４を0.15μｍの厚さ
に成長させるか、半絶縁性基板９の上にSiイオン
を加速電圧60kVでイオン打ち込み800℃で20分間
アニールして約0.15μｍのnGaAs層１４をつくる。
性基板１３の上に分子線エピタキシヤル法または
有機金属気相成長法等により、ドナー濃度１×
1016cm-3のSiドープGaAs層１４を0.15μｍの厚さ
に成長させるか、半絶縁性基板９の上にSiイオン
を加速電圧60kVでイオン打ち込み800℃で20分間
アニールして約0.15μｍのnGaAs層１４をつくる。
次にn+AlGaAs層８またはnGaAs層１４の表面
に電子ビーム露光技術、干渉露光技術等を用いて
パターニングを施した後、引き続き約500Åの深
さに選択エツチングを行ない、中央部に約0.4μｍ
の突条を複数本チヤネル全域に形成する。次にオ
ーミツク金属を真空蒸着法により付着しパターニ
ングし熱処理し合金化して入出力端子１，２，
３，４を形成し、さらにゲート金属を真空蒸着法
により付着させた後、電子ビーム露光技術等でパ
ターニングを行なつてゲート入力端子５を形成
し、装置の製作工程を完了する。
に電子ビーム露光技術、干渉露光技術等を用いて
パターニングを施した後、引き続き約500Åの深
さに選択エツチングを行ない、中央部に約0.4μｍ
の突条を複数本チヤネル全域に形成する。次にオ
ーミツク金属を真空蒸着法により付着しパターニ
ングし熱処理し合金化して入出力端子１，２，
３，４を形成し、さらにゲート金属を真空蒸着法
により付着させた後、電子ビーム露光技術等でパ
ターニングを行なつてゲート入力端子５を形成
し、装置の製作工程を完了する。
なお、上述した実施例では、第１図に示す半導
体装置の場合、電子親和力の大きい第１の半導体
層としてGaAs、電子親和力の小さい第２の半導
体層としてAlGaAsを用いた場合についてのみ説
明したが、本発明はこれに限定されるものではな
く、半導体の組み合わせとしては、たとえば、第
１の半導体層としてGaSb、第２の半導体層とし
てAlGaSbを用いたもの、あるいは、第１の半導
体層としてInGaAs、第２の半導体層として
AlInAs，InPを用いたものなどでも同様の効果を
得ることができることは言うまでもない。第２図
に示す半導体装置の場合、GaAsについてのみ説
明したが、半絶縁性基板の存在する他の化合物半
導体、たとえば、InP等でも同様の効果を得るこ
とができることは言うまでもない。
体装置の場合、電子親和力の大きい第１の半導体
層としてGaAs、電子親和力の小さい第２の半導
体層としてAlGaAsを用いた場合についてのみ説
明したが、本発明はこれに限定されるものではな
く、半導体の組み合わせとしては、たとえば、第
１の半導体層としてGaSb、第２の半導体層とし
てAlGaSbを用いたもの、あるいは、第１の半導
体層としてInGaAs、第２の半導体層として
AlInAs，InPを用いたものなどでも同様の効果を
得ることができることは言うまでもない。第２図
に示す半導体装置の場合、GaAsについてのみ説
明したが、半絶縁性基板の存在する他の化合物半
導体、たとえば、InP等でも同様の効果を得るこ
とができることは言うまでもない。
以上説明したように本発明は、ヘテロ接合を形
成する一方の電子親和力の小さい半導体層表面、
または半絶縁性基板上の導電性の半導体層表面を
エツチングして形成された多数の溝を有するゲー
ト電極をゲート入力端子と接続し、この半導体層
の厚みを前記溝部分においてそのキヤリア、ある
いはヘテロ接合を形成するもう一方の電子親和力
の大きい半導体層界面に蓄積するキヤリアの数を
ゲート電圧で制御可能な厚みにし、前記溝の方向
をゲート電極を挟んで対向配設された二つの入力
端子間および出力端子間とを結ぶ線に対して０度
より大きく90度より小い範囲の角度としたことに
より、負荷抵抗を不必要なものとしたので、半導
体集積回路において高集積化が図れる効果があ
る。
成する一方の電子親和力の小さい半導体層表面、
または半絶縁性基板上の導電性の半導体層表面を
エツチングして形成された多数の溝を有するゲー
ト電極をゲート入力端子と接続し、この半導体層
の厚みを前記溝部分においてそのキヤリア、ある
いはヘテロ接合を形成するもう一方の電子親和力
の大きい半導体層界面に蓄積するキヤリアの数を
ゲート電圧で制御可能な厚みにし、前記溝の方向
をゲート電極を挟んで対向配設された二つの入力
端子間および出力端子間とを結ぶ線に対して０度
より大きく90度より小い範囲の角度としたことに
より、負荷抵抗を不必要なものとしたので、半導
体集積回路において高集積化が図れる効果があ
る。
第１図ａは本発明に係わる半導体装置の一実施
例を示す平面図、第１図ｂはそのＡ−Ａ線断面
図、第２図は他の実施例を示す断面図、第３図は
第１図に示す半導体装置の突起部のバンド図、第
４図はその溝部のバンド図、第５図は第２図に示
す半導体装置の溝部のバンド図、第６図ａおよび
ｂはゲート電圧が印加されないときの電流の流れ
およびゲート電圧が印加されたときの電流の流れ
を示す動作図、第７図は従来の半導体装置の回路
を示す回路図である。 １，３……出力端子、２，４……入力端子、５
……ゲート入力端子、６ａ，６ｂ……溝、７ａ，
７ｂ……突起、８……n+AlGaAs層、９……ノン
ドープGaAs層、１０……拡散層、１１……電子
蓄積層、１２……ノンドープAlGaAs層、１３…
…GaAs半絶縁性基板、１４……nGaAs層。
例を示す平面図、第１図ｂはそのＡ−Ａ線断面
図、第２図は他の実施例を示す断面図、第３図は
第１図に示す半導体装置の突起部のバンド図、第
４図はその溝部のバンド図、第５図は第２図に示
す半導体装置の溝部のバンド図、第６図ａおよび
ｂはゲート電圧が印加されないときの電流の流れ
およびゲート電圧が印加されたときの電流の流れ
を示す動作図、第７図は従来の半導体装置の回路
を示す回路図である。 １，３……出力端子、２，４……入力端子、５
……ゲート入力端子、６ａ，６ｂ……溝、７ａ，
７ｂ……突起、８……n+AlGaAs層、９……ノン
ドープGaAs層、１０……拡散層、１１……電子
蓄積層、１２……ノンドープAlGaAs層、１３…
…GaAs半絶縁性基板、１４……nGaAs層。
Claims (1)
- 【特許請求の範囲】 １ 電子親和力の差の大きい同一導電型の第１お
よび第２の半導体層からなるヘテロ接合が形成さ
れ、電子親和力の大きい前記第１の半導体層上に
電子親和力の小さい前記第２の半導体層があり、
該第２の半導体層表面をエツチングして形成され
た多数の溝を有するゲート電極がゲート入力端子
と接続されてなり、前記第２の半導体層の厚みを
前記溝部分において、前記第１の半導体層界面に
蓄積するキヤリアの数をゲート電圧で制御可能な
厚みにし、前記溝の方向をゲート電極を挟んで対
向して設置された電極である二つの入力端子間お
よび出力端子間とを結ぶ線に対して０度より大き
く90度より小さい範囲の角度としたことを特徴と
する半導体装置。 ２ 半絶縁性基板上の導電性の半導体層上にエツ
チングにより形成された多数の溝を有するゲート
電極がゲート入力端子と接続されてなり、前記半
導体層の厚みを前記溝部分において、キヤリアの
数をゲート電圧で制御可能な厚みにし、前記溝の
方向をゲート電極を挟んで対向して設置された電
極である二つの入力端子間および出力端子間とを
結ぶ線に対して０度より大きく90度より小さい範
囲の角度としたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60000432A JPS61160978A (ja) | 1985-01-08 | 1985-01-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60000432A JPS61160978A (ja) | 1985-01-08 | 1985-01-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61160978A JPS61160978A (ja) | 1986-07-21 |
| JPH0354852B2 true JPH0354852B2 (ja) | 1991-08-21 |
Family
ID=11473650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60000432A Granted JPS61160978A (ja) | 1985-01-08 | 1985-01-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61160978A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0416198A1 (en) * | 1989-08-30 | 1991-03-13 | International Business Machines Corporation | Electron wave deflection in modulation doped and other doped semiconductor structures |
| EP0469768A1 (en) * | 1990-07-31 | 1992-02-05 | AT&T Corp. | A substantially linear field effect transistor and method of making same |
| US8907350B2 (en) * | 2010-04-28 | 2014-12-09 | Cree, Inc. | Semiconductor devices having improved adhesion and methods of fabricating the same |
| CN111081763B (zh) * | 2019-12-25 | 2021-09-14 | 大连理工大学 | 一种场板下方具有蜂窝凹槽势垒层结构的常关型hemt器件及其制备方法 |
-
1985
- 1985-01-08 JP JP60000432A patent/JPS61160978A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61160978A (ja) | 1986-07-21 |
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