JPH0217935B2 - - Google Patents
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- JPH0217935B2 JPH0217935B2 JP60000431A JP43185A JPH0217935B2 JP H0217935 B2 JPH0217935 B2 JP H0217935B2 JP 60000431 A JP60000431 A JP 60000431A JP 43185 A JP43185 A JP 43185A JP H0217935 B2 JPH0217935 B2 JP H0217935B2
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- semiconductor layer
- gate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
- H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は大きな相互コンダクタンスを持つ電界
効果トランジスタに関するものである。
効果トランジスタに関するものである。
第４図ａおよびｂに従来用いられている高電子
移動度トランジスタ（以下「HEMT」と略称す
る）およびシヨツトキーゲート電界効果トランジ
スタ（以下「MESFET」と略称する）を示す。
第４図ａはGaAsとAlGaAsのヘテロ接合を有す
る例で、GaAsからなる半絶縁性基板１１の上に
ノンドープGaAs層１２、ノンドープAlGaAs層
１３、n+AlGaAs層１４を順次積層し、かつ、表
面からノンドープGaAs層１２にかけて高不純物
濃度の拡散層を互いに分離して設けてソースおよ
びドレインとし（図中斜線部）、その表面上にそ
れぞれオーミツク電極１５，１６を設けるととも
に中間部表面上にゲート電極１７を設けてある。
第４図ｂは半絶縁性基板１１の上にnGaAs層１
９を積層し、かつ、表面から高不純物濃度の拡散
層を互いに分離して設けてソースおよびドレイン
として（図中斜線部）、その表面上にそれぞれオ
ーミツク電極１５，１６を設けるとともに中間部
表面上にゲート電極１７を設けてある。
移動度トランジスタ（以下「HEMT」と略称す
る）およびシヨツトキーゲート電界効果トランジ
スタ（以下「MESFET」と略称する）を示す。
第４図ａはGaAsとAlGaAsのヘテロ接合を有す
る例で、GaAsからなる半絶縁性基板１１の上に
ノンドープGaAs層１２、ノンドープAlGaAs層
１３、n+AlGaAs層１４を順次積層し、かつ、表
面からノンドープGaAs層１２にかけて高不純物
濃度の拡散層を互いに分離して設けてソースおよ
びドレインとし（図中斜線部）、その表面上にそ
れぞれオーミツク電極１５，１６を設けるととも
に中間部表面上にゲート電極１７を設けてある。
第４図ｂは半絶縁性基板１１の上にnGaAs層１
９を積層し、かつ、表面から高不純物濃度の拡散
層を互いに分離して設けてソースおよびドレイン
として（図中斜線部）、その表面上にそれぞれオ
ーミツク電極１５，１６を設けるとともに中間部
表面上にゲート電極１７を設けてある。
HEMTは、ソースおよびドレイン間のノンド
ープGaAs層１２とノンドープAlGaAs層１３と
の界面部に生じる電子蓄積層１８を流れるチヤネ
ル電流をゲート直下のn+AlGaAs層１４に形成さ
れた空乏層の厚さを制御することにより制御す
る。MESFETは、nGaAs層１９を流れるチヤネ
ル電流をゲート直下のnGaAs層１９に形成され
た空乏層の厚さを制御することにより制御する。
ープGaAs層１２とノンドープAlGaAs層１３と
の界面部に生じる電子蓄積層１８を流れるチヤネ
ル電流をゲート直下のn+AlGaAs層１４に形成さ
れた空乏層の厚さを制御することにより制御す
る。MESFETは、nGaAs層１９を流れるチヤネ
ル電流をゲート直下のnGaAs層１９に形成され
た空乏層の厚さを制御することにより制御する。
どちらの場合も、相互コンダクタンスは電子蓄
積層１８およびnGaAs層１９の内部を走行する
電子の移動度に左右され、大きな相互コンダクタ
ンスを得るためには電子移動度を大きくする以外
にない。電子移動度には上限があるため、現在得
られている相互コンダクタンスは、移動度の大き
いHEMTで、１mmあたり400ｍＳが得られている
にすぎない。このように電界効果トランジスタの
相互コンダクタンスに上限があるため、ドレイン
電流、動作スピード、増幅率にも上限があり、こ
れらを大きくできない欠点がある。
積層１８およびnGaAs層１９の内部を走行する
電子の移動度に左右され、大きな相互コンダクタ
ンスを得るためには電子移動度を大きくする以外
にない。電子移動度には上限があるため、現在得
られている相互コンダクタンスは、移動度の大き
いHEMTで、１mmあたり400ｍＳが得られている
にすぎない。このように電界効果トランジスタの
相互コンダクタンスに上限があるため、ドレイン
電流、動作スピード、増幅率にも上限があり、こ
れらを大きくできない欠点がある。
このような問題点を解決するために本発明は、
電子親和力の差の大きい同一導電型の第１および
第２の半導体層からなるヘテロ接合を形成し、電
子親和力の大きい第１の半導体層上に形成した電
子親和力の小さい第２の半導体層表面に多数のス
トライプ状の端部を有するゲート電極を形成し、
第２の半導体層の厚みを端部において第１の半導
体層界面に蓄積するキヤリアの数をゲート電圧で
制御可能な厚みにし、端部を形成する溝の方向を
ソース電極とドレイン電極とを結ぶ線に垂直とす
るようにしたものである。
電子親和力の差の大きい同一導電型の第１および
第２の半導体層からなるヘテロ接合を形成し、電
子親和力の大きい第１の半導体層上に形成した電
子親和力の小さい第２の半導体層表面に多数のス
トライプ状の端部を有するゲート電極を形成し、
第２の半導体層の厚みを端部において第１の半導
体層界面に蓄積するキヤリアの数をゲート電圧で
制御可能な厚みにし、端部を形成する溝の方向を
ソース電極とドレイン電極とを結ぶ線に垂直とす
るようにしたものである。
また、半絶縁性基板上の導電性の半導体層上に
多数のストライプ状の端部を有するゲート電極を
形成し、半導体層の厚みを端部においてキヤリア
の数をゲート電圧で制御可能な厚みにし、端部を
形成する溝の方向をソース電極とドレイン電極と
を結ぶ線に垂直とするようにしたものである。
多数のストライプ状の端部を有するゲート電極を
形成し、半導体層の厚みを端部においてキヤリア
の数をゲート電圧で制御可能な厚みにし、端部を
形成する溝の方向をソース電極とドレイン電極と
を結ぶ線に垂直とするようにしたものである。
本発明においては、ゲート電圧により実効的な
ゲート長が変化し、ゲート長の変化に応じて相互
コンダクタンスが変化する。
ゲート長が変化し、ゲート長の変化に応じて相互
コンダクタンスが変化する。
〔実施例〕
第１図ａ，ｂは本発明に係わる電界効果トラン
ジスタの一実施例を示す断面図であり、第１図ａ
は第４図ａに示すHEMTのチヤネル部、すなわ
ち、n+AlGaAs層１４の表面に多数のストライプ
状の端部１７を形成するための溝をゲート電極１
７として設けたものであり、第１図ｂは第４図ｂ
に示すMESFETのチヤネル部、すなわち、
nGaAs層１９の表面に多数のストライプ状の端
部１７ａを形成するための溝をゲート電極１７と
して設けたものである。第１図において第４図と
同一部分又は相当部分には同一符号が付してあ
る。チヤネル部の溝は多いほど良く、本実施例で
は溝が10本の場合を示す。１つの溝は１つの端部
を形成するので、端部も10個となる。
ジスタの一実施例を示す断面図であり、第１図ａ
は第４図ａに示すHEMTのチヤネル部、すなわ
ち、n+AlGaAs層１４の表面に多数のストライプ
状の端部１７を形成するための溝をゲート電極１
７として設けたものであり、第１図ｂは第４図ｂ
に示すMESFETのチヤネル部、すなわち、
nGaAs層１９の表面に多数のストライプ状の端
部１７ａを形成するための溝をゲート電極１７と
して設けたものである。第１図において第４図と
同一部分又は相当部分には同一符号が付してあ
る。チヤネル部の溝は多いほど良く、本実施例で
は溝が10本の場合を示す。１つの溝は１つの端部
を形成するので、端部も10個となる。
一般にHEMTおよびMESFETのゲート長は10
〜0.5μｍぐらいなので、溝の数を10本とした場
合、となりあう溝同士の距離は１〜0.05μｍとな
り、溝の幅は0.5〜0.025μｍになる。これらの大
きさはAlGaAs層１３とn+AlGaAs層１４とを合
計した厚さあるいはnGaAs層１２の厚さと同程
度の大きさである。
〜0.5μｍぐらいなので、溝の数を10本とした場
合、となりあう溝同士の距離は１〜0.05μｍとな
り、溝の幅は0.5〜0.025μｍになる。これらの大
きさはAlGaAs層１３とn+AlGaAs層１４とを合
計した厚さあるいはnGaAs層１２の厚さと同程
度の大きさである。
次に第２図を用いて本実施例の動作について説
明する。第２図ａは第１図ａのゲート直下の拡大
図であり、第２図ｂは第１図ｂのゲート直下の拡
大図である。また本実施例はデプレツシヨン型の
電界効果トランジスタである。第２図ａ，ｂに示
す破線はゲート電圧を印加しない場合のゲート金
属のバリアがつくる空乏層の端を示す。同図に示
すように溝部、すなわち、凹部のつくる空乏層が
突条部１４ａ，１９ａまで進入している。この状
態でゲート電圧Vgを印加して空乏層を広げると
一点鎖線のようになり、凹部のつくる空乏層はさ
らに突条部において深く進入する。一般にゲート
長は、電子の流れをゲート金属のつくる空乏層の
大きさにより制御できる部分の長さである。第２
図ａ，ｂを用いて説明すれば、空乏層の境界を示
す破線および一点鎖線の凹部の下の平坦部分の距
離の合計である。したがつて第２図ａ，ｂにおい
て、破線の場合と一点鎖線の場合とでは実効的な
ゲート長は異なることとなる。本実施例の場合の
ゲート長は、一点鎖線の方が破線より長い。ゲー
ト長の違いは、第２図に示すような凹凸部の段差
で生じる。また第３図に示すようなくし形ゲート
金属が形成されている場合のゲート長の違いは、
端部となるゲート金属部２０，２１，２２と半導
体表面の境界で生じる。
明する。第２図ａは第１図ａのゲート直下の拡大
図であり、第２図ｂは第１図ｂのゲート直下の拡
大図である。また本実施例はデプレツシヨン型の
電界効果トランジスタである。第２図ａ，ｂに示
す破線はゲート電圧を印加しない場合のゲート金
属のバリアがつくる空乏層の端を示す。同図に示
すように溝部、すなわち、凹部のつくる空乏層が
突条部１４ａ，１９ａまで進入している。この状
態でゲート電圧Vgを印加して空乏層を広げると
一点鎖線のようになり、凹部のつくる空乏層はさ
らに突条部において深く進入する。一般にゲート
長は、電子の流れをゲート金属のつくる空乏層の
大きさにより制御できる部分の長さである。第２
図ａ，ｂを用いて説明すれば、空乏層の境界を示
す破線および一点鎖線の凹部の下の平坦部分の距
離の合計である。したがつて第２図ａ，ｂにおい
て、破線の場合と一点鎖線の場合とでは実効的な
ゲート長は異なることとなる。本実施例の場合の
ゲート長は、一点鎖線の方が破線より長い。ゲー
ト長の違いは、第２図に示すような凹凸部の段差
で生じる。また第３図に示すようなくし形ゲート
金属が形成されている場合のゲート長の違いは、
端部となるゲート金属部２０，２１，２２と半導
体表面の境界で生じる。
第２図に示す１つの段差または第３図に示す１
つの金属と半導体表面の境界により生じる実効的
なゲート長の変化Δlgとすると、Δlgは実際のソ
ースとドレインとの距離にくらべて非常に小さ
く、金属と半導体表面の境界がたかだか２つしか
ない従来の電界効果トランジスタでは、Δlgを０
としてもよい。しかし本実施例のように段差また
は境界が多数ある場合は様子がことなる。全体の
ゲート長の変化ΔLgは段差または境界の数をｎと
した場合、 ΔLg＝nΔlg とあらわされる。Δlgは、最大で、溝部の
AlGaAs層１３，１４の厚さまたはnGaAs層１９
の厚さである。また一般的に、AlGaAs層１３，
１４の厚さは0.05〜0.1μｍ、nGaAs層１９の厚さ
は0.1μｍぐらいであり、溝同士の距離をAlGaAs
層１３，１４の膜厚の４倍以下にすれば、実効的
ゲート長Lgの最大長は、ゲート電圧を印加して
溝の深さより空乏層を大きくひろげた時で、ゲー
ト金属を蒸着した長さ、すなわち、ゲート電極全
体の長さになる。ゲート長Lgの最小長は、空乏
層をちぢめた時で、最大長の半分になる。
つの金属と半導体表面の境界により生じる実効的
なゲート長の変化Δlgとすると、Δlgは実際のソ
ースとドレインとの距離にくらべて非常に小さ
く、金属と半導体表面の境界がたかだか２つしか
ない従来の電界効果トランジスタでは、Δlgを０
としてもよい。しかし本実施例のように段差また
は境界が多数ある場合は様子がことなる。全体の
ゲート長の変化ΔLgは段差または境界の数をｎと
した場合、 ΔLg＝nΔlg とあらわされる。Δlgは、最大で、溝部の
AlGaAs層１３，１４の厚さまたはnGaAs層１９
の厚さである。また一般的に、AlGaAs層１３，
１４の厚さは0.05〜0.1μｍ、nGaAs層１９の厚さ
は0.1μｍぐらいであり、溝同士の距離をAlGaAs
層１３，１４の膜厚の４倍以下にすれば、実効的
ゲート長Lgの最大長は、ゲート電圧を印加して
溝の深さより空乏層を大きくひろげた時で、ゲー
ト金属を蒸着した長さ、すなわち、ゲート電極全
体の長さになる。ゲート長Lgの最小長は、空乏
層をちぢめた時で、最大長の半分になる。
次に理想的なヘテロ接合系の電界効果トランジ
スタの飽和ドレイン電流IDSは、μ0を低電界領域
での移動度、Ｗをゲート幅、VTをしきい電圧、
溝部のn+AlGaAs層１４の厚さをｄ、誘電率をεs
として、 IDS＝Ａ（Vg−VT）2／Lg Ａ＝0.5μ0Wεs／ｄ となる。ゲート長Lgがゲート電圧Vg依存性を持
つことを注目して相互コンダクタンスGmを求め
ると、 Gm＝Ａ（Ｂ−Ｃ） Ｂ＝（Vg−VT）／Lg Ｃ＝（Vg−VT）2（∂Lg／∂Vg）Lg2 となる。実効的ゲート長Lgは、空乏層をひろげ
る方向にゲート電圧を印加した時、すなわち、逆
バイアスした時に長くなる。したがつて（∂Lg／
∂Vg）は負となるのでＣの値は負となる。この負
となつたＣの値分、相互コンダクタンスGmの値
は、通常のヘテロ系のFETより大きくなる。第
１図ｂに示すMESFETの場合も、同様の効果に
より、相互コンダクタンスGmの増加をはかるこ
とができる。
スタの飽和ドレイン電流IDSは、μ0を低電界領域
での移動度、Ｗをゲート幅、VTをしきい電圧、
溝部のn+AlGaAs層１４の厚さをｄ、誘電率をεs
として、 IDS＝Ａ（Vg−VT）2／Lg Ａ＝0.5μ0Wεs／ｄ となる。ゲート長Lgがゲート電圧Vg依存性を持
つことを注目して相互コンダクタンスGmを求め
ると、 Gm＝Ａ（Ｂ−Ｃ） Ｂ＝（Vg−VT）／Lg Ｃ＝（Vg−VT）2（∂Lg／∂Vg）Lg2 となる。実効的ゲート長Lgは、空乏層をひろげ
る方向にゲート電圧を印加した時、すなわち、逆
バイアスした時に長くなる。したがつて（∂Lg／
∂Vg）は負となるのでＣの値は負となる。この負
となつたＣの値分、相互コンダクタンスGmの値
は、通常のヘテロ系のFETより大きくなる。第
１図ｂに示すMESFETの場合も、同様の効果に
より、相互コンダクタンスGmの増加をはかるこ
とができる。
次に、第１図ａ，ｂに示すような素子の製造方
法について説明する。まず第１図ａに示す実施例
の場合、GaAsの半絶縁性基板１１の上に、分子
線エピタキシヤル法または有機金属気相成長法等
により、ノンドープGaAs層１２を約1μｍの厚さ
に、引き続きノンドープAlGaAs層１３を約150
Åの厚さに、同じくドナー濃度２×1017cm-3のSi
ドープn+AlGaAs層１４を約1000Åの厚さに順次
成長させる。これによりノンドープGaAs層１２
の界面には電子蓄積層が形成される。
法について説明する。まず第１図ａに示す実施例
の場合、GaAsの半絶縁性基板１１の上に、分子
線エピタキシヤル法または有機金属気相成長法等
により、ノンドープGaAs層１２を約1μｍの厚さ
に、引き続きノンドープAlGaAs層１３を約150
Åの厚さに、同じくドナー濃度２×1017cm-3のSi
ドープn+AlGaAs層１４を約1000Åの厚さに順次
成長させる。これによりノンドープGaAs層１２
の界面には電子蓄積層が形成される。
第１図ｂに示す実施例の場合、GaAsの半絶縁
性基板１１の上に、分子線エピタキシヤル法また
は有機金属気相成長法等により、ドナー濃度１×
1016cm-3のSiドープGaAs層を0.15μｍの厚さに成
長させるか、半絶縁性基板１１の上にSiイオンを
加速電圧60kVでイオン打ち込みし、800℃、20分
間アニールして約0.15μｍのnGaAs層１９をつく
る。ついで、第１図ａに示すn+AlGaAs層１４ま
たは第１図ｂに示すnGaAs層１９の表面に電子
ビーム露光技術、干渉露光技術等を用いてパター
ニングを施した後、引き続き約500Åの深さに選
択エツチングを行ない、中央部に約0.4μｍの突条
をチヤネル部全域に複数本形成する。ついで、オ
ーミツク金属を真空蒸着法により付着し、パター
ニングし、熱処理して合金化してオーミツク電極
としてのソース電極、ドレイン電極１５，１６を
形成する。更にゲート金属を真空蒸着法により付
着させた後、電子ビーム露光技術でパターニング
を行なつてゲート電極１７を形成し、素子製作工
程は完了する。
性基板１１の上に、分子線エピタキシヤル法また
は有機金属気相成長法等により、ドナー濃度１×
1016cm-3のSiドープGaAs層を0.15μｍの厚さに成
長させるか、半絶縁性基板１１の上にSiイオンを
加速電圧60kVでイオン打ち込みし、800℃、20分
間アニールして約0.15μｍのnGaAs層１９をつく
る。ついで、第１図ａに示すn+AlGaAs層１４ま
たは第１図ｂに示すnGaAs層１９の表面に電子
ビーム露光技術、干渉露光技術等を用いてパター
ニングを施した後、引き続き約500Åの深さに選
択エツチングを行ない、中央部に約0.4μｍの突条
をチヤネル部全域に複数本形成する。ついで、オ
ーミツク金属を真空蒸着法により付着し、パター
ニングし、熱処理して合金化してオーミツク電極
としてのソース電極、ドレイン電極１５，１６を
形成する。更にゲート金属を真空蒸着法により付
着させた後、電子ビーム露光技術でパターニング
を行なつてゲート電極１７を形成し、素子製作工
程は完了する。
なお、上述した実施例では、第１図ａの場合、
電子親和力の大きい第１の半導体層として
GaAs、電子親和力の小さい第２の半導体層とし
てAlGaAsを用いた場合についてのみ説明した
が、本発明はこれに限定されるものではなく、半
導体の組み合わせとしては、たとえば、第１の半
導体層としてGaSb、第２の半導体層として
AlGaSbを用いたもの、あるいは、第１の半導体
層としてInGaAs、第２の半導体層として
AlInAs、InPを用いたもの等でも同様の効果を得
ることができることは言うまでもない。第１図ｂ
に示す実施例の場合、GaAsについてのみ説明し
たが、半絶縁性基板の存在する他の化合物半導
体、たとえば、InP等でも同様の効果を得ること
ができる。
電子親和力の大きい第１の半導体層として
GaAs、電子親和力の小さい第２の半導体層とし
てAlGaAsを用いた場合についてのみ説明した
が、本発明はこれに限定されるものではなく、半
導体の組み合わせとしては、たとえば、第１の半
導体層としてGaSb、第２の半導体層として
AlGaSbを用いたもの、あるいは、第１の半導体
層としてInGaAs、第２の半導体層として
AlInAs、InPを用いたもの等でも同様の効果を得
ることができることは言うまでもない。第１図ｂ
に示す実施例の場合、GaAsについてのみ説明し
たが、半絶縁性基板の存在する他の化合物半導
体、たとえば、InP等でも同様の効果を得ること
ができる。
以上説明したように本発明は、電子親和力の差
の大きい同一導電型の第１および第２の半導体層
からなるヘテロ接合を形成し、電子親和力の大き
い第１の半導体層上に形成した電子親和力の小さ
い第２の半導体層表面に多数のストライプ状の端
部を有するゲート電極を形成し、第２の半導体層
の厚みを端部において第１の半導体層界面に蓄積
するキヤリアの数をゲート電圧で制御可能な厚み
にし、端部を形成する溝の方向をソース電極とド
レイン電極とを結ぶ線にほぼ垂直としたことによ
り、また、半絶縁性基板上の導電性の半導体層上
に多数のストライプ状の端部を有するゲート電極
を形成し、半導体層の厚みを端部においてキヤリ
アの数をゲート電圧で制御可能な厚みにし、端部
を形成する溝の方向をソース電極とドレイン電極
とを結ぶ線に垂直としたことにより、実効的なゲ
ート長がゲート電圧により変化するようにしたの
で、従来以上の相互コンダクタンスを得ることが
できる効果がある。また、従来と同等の相互コン
ダクタンスを持つ電界効果トランジスタを得ると
きには、蒸着したゲート金属の幅は従来の２倍程
度としてよく、製造方法が著しく簡素化される効
果がある。
の大きい同一導電型の第１および第２の半導体層
からなるヘテロ接合を形成し、電子親和力の大き
い第１の半導体層上に形成した電子親和力の小さ
い第２の半導体層表面に多数のストライプ状の端
部を有するゲート電極を形成し、第２の半導体層
の厚みを端部において第１の半導体層界面に蓄積
するキヤリアの数をゲート電圧で制御可能な厚み
にし、端部を形成する溝の方向をソース電極とド
レイン電極とを結ぶ線にほぼ垂直としたことによ
り、また、半絶縁性基板上の導電性の半導体層上
に多数のストライプ状の端部を有するゲート電極
を形成し、半導体層の厚みを端部においてキヤリ
アの数をゲート電圧で制御可能な厚みにし、端部
を形成する溝の方向をソース電極とドレイン電極
とを結ぶ線に垂直としたことにより、実効的なゲ
ート長がゲート電圧により変化するようにしたの
で、従来以上の相互コンダクタンスを得ることが
できる効果がある。また、従来と同等の相互コン
ダクタンスを持つ電界効果トランジスタを得ると
きには、蒸着したゲート金属の幅は従来の２倍程
度としてよく、製造方法が著しく簡素化される効
果がある。
第１図ａ，ｂは本発明に係わる電界効果トラン
ジスタのそれぞれの一実施例を示す断面図、第２
図ａ，ｂはその拡大断面図、第３図ａ，ｂは他の
実施例を示す拡大断面図、第４図ａ，ｂは従来の
電界効果トランジスタの断面図である。 １１……半絶縁性基板、１２……ノンドープ
GaAs層、１３……ノンドープAlGaAs層、１４
……n+AlGaAs層、１４ａ，１９ａ……突条部、
１５，１６……オーミツク電極、１７……ゲート
電極、１７ａ……端部、１８……電子蓄積層、１
９……nGaAs層、２０，２１，２２……ゲート
金属部。
ジスタのそれぞれの一実施例を示す断面図、第２
図ａ，ｂはその拡大断面図、第３図ａ，ｂは他の
実施例を示す拡大断面図、第４図ａ，ｂは従来の
電界効果トランジスタの断面図である。 １１……半絶縁性基板、１２……ノンドープ
GaAs層、１３……ノンドープAlGaAs層、１４
……n+AlGaAs層、１４ａ，１９ａ……突条部、
１５，１６……オーミツク電極、１７……ゲート
電極、１７ａ……端部、１８……電子蓄積層、１
９……nGaAs層、２０，２１，２２……ゲート
金属部。
Claims (1)
- 【特許請求の範囲】 １ 電子親和力の差の大きい同一導電型の第１お
よび第２の半導体層からなるヘテロ接合を形成
し、電子親和力の大きい第１の半導体層上に形成
した電子親和力の小さい第２の半導体層表面に多
数のストライプ状の端部を有するゲート電極を形
成し、第２の半導体層の厚みを前記端部において
第１の半導体層界面に蓄積するキヤリアの数をゲ
ート電圧で制御可能な厚みにし、前記端部を形成
する溝の方向をソース電極とドレイン電極とを結
ぶ線にほぼ垂直としたことを特徴とする電界効果
トランジスタ。 ２ 端部は、断面凹凸形状であることを特徴とす
る特許請求の範囲第１項記載の電界効果トランジ
スタ。 ３ 端部は、くし形に形成された端部であること
を特徴とする特許請求の範囲第１項記載の電界効
果トランジスタ。 ４ 半絶縁性基板上の導電性の半導体層上に多数
のストライプ状の端部を有するゲート電極を形成
し、半導体層の厚みを前記端部においてキヤリア
の数をゲート電圧で制御可能な厚みにし、前記端
部を形成する溝の方向をソース電極とドレイン電
極とを結ぶ線にほぼ垂直としたことを特徴とする
電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60000431A JPS61160977A (ja) | 1985-01-08 | 1985-01-08 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60000431A JPS61160977A (ja) | 1985-01-08 | 1985-01-08 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61160977A JPS61160977A (ja) | 1986-07-21 |
| JPH0217935B2 true JPH0217935B2 (ja) | 1990-04-24 |
Family
ID=11473621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60000431A Granted JPS61160977A (ja) | 1985-01-08 | 1985-01-08 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61160977A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4872038A (en) * | 1988-02-24 | 1989-10-03 | Arizona Board Of Regents | Lateral surface superlattice having negative differential conductivity novel process for producing same |
| US5023671A (en) * | 1989-03-27 | 1991-06-11 | International Business Machines Corporation | Microstructures which provide superlattice effects and one-dimensional carrier gas channels |
-
1985
- 1985-01-08 JP JP60000431A patent/JPS61160977A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61160977A (ja) | 1986-07-21 |
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