JPH0354867A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0354867A JPH0354867A JP2163935A JP16393590A JPH0354867A JP H0354867 A JPH0354867 A JP H0354867A JP 2163935 A JP2163935 A JP 2163935A JP 16393590 A JP16393590 A JP 16393590A JP H0354867 A JPH0354867 A JP H0354867A
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- 239000002800 charge carrier Substances 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 11
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/121—BJTs having built-in components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
- H10D84/403—Combinations of FETs or IGBTs with BJTs and with one or more of diodes, resistors or capacitors
- H10D84/406—Combinations of FETs or IGBTs with vertical BJTs and with one or more of diodes, resistors or capacitors
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置に関し、特に低いオン電圧降下を
呈する電力開閉装置に関する。
呈する電力開閉装置に関する。
バイボーラトランジスタは、それが飽和に駆動されると
き、低い順方向またはオン電圧降下を呈するが、しかし
それは比較的高い電力駆動を必要とする。ＭＯＳＦＥＴ
装置は低い電力駆動を必要とするが、しかし比較的高い
オン電圧降下を呈する。絶縁ゲートバイボーラトランジ
スタ（Ｉ ＧＢＴ）は、それが比較的低い電力駆動を必
要とするとは言え、比較的高いオン電圧降下を呈するが
、しかしそれはオンでのラッチングに影響されやすく、
それはゲート制御によりオフに切換えられることができ
ない。
き、低い順方向またはオン電圧降下を呈するが、しかし
それは比較的高い電力駆動を必要とする。ＭＯＳＦＥＴ
装置は低い電力駆動を必要とするが、しかし比較的高い
オン電圧降下を呈する。絶縁ゲートバイボーラトランジ
スタ（Ｉ ＧＢＴ）は、それが比較的低い電力駆動を必
要とするとは言え、比較的高いオン電圧降下を呈するが
、しかしそれはオンでのラッチングに影響されやすく、
それはゲート制御によりオフに切換えられることができ
ない。
低いオン電圧降下を呈しかつ低い電力駆動を必要とし、
■ＧＢＴ装置のラッチアップ問題を避ける、半導体電力
切換え装置を、我々は今や発明した。
■ＧＢＴ装置のラッチアップ問題を避ける、半導体電力
切換え装置を、我々は今や発明した。
この発明に従って、第１の導電形のコレクタ領域、第１
の導電形のエミッタ領域、エミッタ領域とコレクタ領域
との間に配置された第２の導電形のベース領域、コレク
タ領域に接続された第１の端子、エミッタ領域に接続さ
れた第２の端子、半導体本体の表面に与えられた絶縁ゲ
ート、ゲートに接続された第３の端子、および第４の端
子を有する半導体材料の本体を含む半導体装置が提供さ
れ、絶縁ゲートは第４の端子からベース領域へ電荷キャ
リアフローを確立し、それで第１の端子と第２の端子と
の間に装置を介する電流フローを与えるのに役立つ。
の導電形のエミッタ領域、エミッタ領域とコレクタ領域
との間に配置された第２の導電形のベース領域、コレク
タ領域に接続された第１の端子、エミッタ領域に接続さ
れた第２の端子、半導体本体の表面に与えられた絶縁ゲ
ート、ゲートに接続された第３の端子、および第４の端
子を有する半導体材料の本体を含む半導体装置が提供さ
れ、絶縁ゲートは第４の端子からベース領域へ電荷キャ
リアフローを確立し、それで第１の端子と第２の端子と
の間に装置を介する電流フローを与えるのに役立つ。
この装置は事実上、それのベースを駆動するための一体
のＭＯＳＦＥＴ装置を有するバイポーラトランジスタを
含む。ゲート端子に印加される小さい駆動信号は、第４
の端子からバイポーラトランジスタのベース領域への電
荷キャリアフローを可能にし、バイボーラトランジスタ
を飽和へ駆動する。この状態において、バイボーラトラ
ンジスタは低い順方向電圧降下を呈する。
のＭＯＳＦＥＴ装置を有するバイポーラトランジスタを
含む。ゲート端子に印加される小さい駆動信号は、第４
の端子からバイポーラトランジスタのベース領域への電
荷キャリアフローを可能にし、バイボーラトランジスタ
を飽和へ駆動する。この状態において、バイボーラトラ
ンジスタは低い順方向電圧降下を呈する。
この発明に従う装置は主に第４の端子装置である。使用
において、負荷は装置のコレクタ回路で接続され、第４
の端子は負荷と同じレールに直接的に、または間接的に
接続され（好ましくは接地）、大きい駆動がバイポーラ
トランジスタのベースに流れ、それを飽和に駆動するで
あろうことを確実にする。
において、負荷は装置のコレクタ回路で接続され、第４
の端子は負荷と同じレールに直接的に、または間接的に
接続され（好ましくは接地）、大きい駆動がバイポーラ
トランジスタのベースに流れ、それを飽和に駆動するで
あろうことを確実にする。
この発明の１つの実施例において、絶縁ゲートは半導体
材料の本体の表面にもってこられるベース領域の一部の
上にあり、ベース領域に形成される２つのさらに他の領
域（ＭＯＳＦＥＴのソースおよびドレイン）間に電荷キ
ャリアフローを確立する。第４の端子はこれらのさらに
他の領域の１つ（ドレイン）に接続され、表面導体はこ
れらのさらに他の領域の他方（ソース）をベース領域に
接続する。電荷キャリアフローはこのように、第４の端
子からゲート電極の下のベース領域を通って、ドレイン
領域からソース領域へ、その後表面導体を通ってバイボ
ーラトランジスタのベース領域へ確立される（オンで）
。
材料の本体の表面にもってこられるベース領域の一部の
上にあり、ベース領域に形成される２つのさらに他の領
域（ＭＯＳＦＥＴのソースおよびドレイン）間に電荷キ
ャリアフローを確立する。第４の端子はこれらのさらに
他の領域の１つ（ドレイン）に接続され、表面導体はこ
れらのさらに他の領域の他方（ソース）をベース領域に
接続する。電荷キャリアフローはこのように、第４の端
子からゲート電極の下のベース領域を通って、ドレイン
領域からソース領域へ、その後表面導体を通ってバイボ
ーラトランジスタのベース領域へ確立される（オンで）
。
もう１つの実施例において、絶縁ゲートは半導体材料の
本体の表面へもってこられるベース領域の一部の上にあ
り、コレクタ領域の一部（ドレインとして機能する）と
ベース領域に形成されるさらに他の領域（ソース）との
間に電荷キャリアフローを確立する。第４の端子はコレ
クタ領域のドレイン部分に接続され、表面導体はソース
領域をベース領域へ接続する。電荷キャリアフローはこ
のように、第４の端子からゲート電極の下のベース領域
を通って、ドレインからソースへ、その後表面導体を通
って、バイポーラトランジスタのベース領域へ確立され
る（オンで）。
本体の表面へもってこられるベース領域の一部の上にあ
り、コレクタ領域の一部（ドレインとして機能する）と
ベース領域に形成されるさらに他の領域（ソース）との
間に電荷キャリアフローを確立する。第４の端子はコレ
クタ領域のドレイン部分に接続され、表面導体はソース
領域をベース領域へ接続する。電荷キャリアフローはこ
のように、第４の端子からゲート電極の下のベース領域
を通って、ドレインからソースへ、その後表面導体を通
って、バイポーラトランジスタのベース領域へ確立され
る（オンで）。
さらに他の実施例において、絶縁ゲートはべ−ス領域と
コレクタ領域に形成されるさらに他の領域との間のコレ
クタ領域の一部の上にあり、それに第４の端子が接続さ
れる。電荷キャリアフローは、第４の端子からコレクタ
領域の隣り合った部分を介して、さらに他の領域からベ
ース領域へ直接確立される（オンで）。
コレクタ領域に形成されるさらに他の領域との間のコレ
クタ領域の一部の上にあり、それに第４の端子が接続さ
れる。電荷キャリアフローは、第４の端子からコレクタ
領域の隣り合った部分を介して、さらに他の領域からベ
ース領域へ直接確立される（オンで）。
さらに他の実施例において、装置は、装置の表面に拡が
るが、しかしベース領域から分離される、ベース領域と
同じ導電形の第２の領域を含む。絶縁ゲートはこの第２
の領域の上にあり、この第２の領域に形成される２つの
さらに他の領域間に電荷キャリアフローを確立する。こ
れらのさらに他の領域の１つは、第４の端子へ接続され
、これらのさらに他の領域の他方は表面導体によりベー
ス領域へ接続される。この配置は、エミッタ端子および
第４の端子が不注意に接続され、お互いに関して間違っ
た極性の電源電圧を受取る場合に、装置を守る。
るが、しかしベース領域から分離される、ベース領域と
同じ導電形の第２の領域を含む。絶縁ゲートはこの第２
の領域の上にあり、この第２の領域に形成される２つの
さらに他の領域間に電荷キャリアフローを確立する。こ
れらのさらに他の領域の１つは、第４の端子へ接続され
、これらのさらに他の領域の他方は表面導体によりベー
ス領域へ接続される。この配置は、エミッタ端子および
第４の端子が不注意に接続され、お互いに関して間違っ
た極性の電源電圧を受取る場合に、装置を守る。
修正において、ベース領域の一部はエミッタ端子に拡が
るかもしれない。万一電源が間違った極性に接続された
としても、この故意の短絡はコレクタ端子から全負荷電
流をとり、負荷はそのとき電流フローを制限する。
るかもしれない。万一電源が間違った極性に接続された
としても、この故意の短絡はコレクタ端子から全負荷電
流をとり、負荷はそのとき電流フローを制限する。
この発明の実施例は、例としてのみ、添付の図面に関連
して、ここで記述されるであろう。
して、ここで記述されるであろう。
図面の第１図を参照すると、コレクタ領域を形成するｐ
型サブストレートエ０を有し、その中にｎ型ベース領域
１２が一方の表面から拡散され、そのベース領域はそれ
に拡散されたｐ型エミッタ領域１４を有する半導体材料
の本体を含む、半導体電力切換装置が図示される。電極
ｌ６はサブストレートの他方の表面上に形或され、第１
の端子Ｃはこれに接続される。電極１８はエミツタ領域
の表面上に形成され、第２の端子Ｅはこれに接続される
。ベース領域ｌ２はエミツタ領域から離れて装置の表面
に沿って延在し、２つのさらに他のｐ型領域２０、２２
（ドレイン領域およびソース領域）はこのベース領域に
拡散される。ゲート電極２４は、ｐ型ドレイン領域２０
とｐ型ソース領域２２との間のベース領域の部分上に、
装置の同じ表面に与えられるが、しかしゲート電極２４
は絶縁層２６により装置から絶縁される。第３の端子Ｇ
はゲート電極２４に接続される。第４の端子ＧＲは、ｐ
型領域２０上に与えられる電極２８に接続される。メタ
ライゼーション３０は、ｐ型ソース領域２２からベース
領域ｌ２へ、装置の表面上に延在する。
型サブストレートエ０を有し、その中にｎ型ベース領域
１２が一方の表面から拡散され、そのベース領域はそれ
に拡散されたｐ型エミッタ領域１４を有する半導体材料
の本体を含む、半導体電力切換装置が図示される。電極
ｌ６はサブストレートの他方の表面上に形或され、第１
の端子Ｃはこれに接続される。電極１８はエミツタ領域
の表面上に形成され、第２の端子Ｅはこれに接続される
。ベース領域ｌ２はエミツタ領域から離れて装置の表面
に沿って延在し、２つのさらに他のｐ型領域２０、２２
（ドレイン領域およびソース領域）はこのベース領域に
拡散される。ゲート電極２４は、ｐ型ドレイン領域２０
とｐ型ソース領域２２との間のベース領域の部分上に、
装置の同じ表面に与えられるが、しかしゲート電極２４
は絶縁層２６により装置から絶縁される。第３の端子Ｇ
はゲート電極２４に接続される。第４の端子ＧＲは、ｐ
型領域２０上に与えられる電極２８に接続される。メタ
ライゼーション３０は、ｐ型ソース領域２２からベース
領域ｌ２へ、装置の表面上に延在する。
第ｔ図に図示される装置はこのように、４端子装置（す
なわちそれが４つの外部端子Ｅ，ＣＳＧ，ＧＲを有する
）である。それは、半導体材料の本体の対向する表面の
電極１６、１８間に配置された交互の導電形１０、１２
、１４の３つの層により形成される縦のバイボーラｐｎ
ｐトランジスタと、バイポーラトランジスタのベース領
域に駆動を確立するための表面上の一体ＭＯＳＦＥＴ装
置とを含む。
なわちそれが４つの外部端子Ｅ，ＣＳＧ，ＧＲを有する
）である。それは、半導体材料の本体の対向する表面の
電極１６、１８間に配置された交互の導電形１０、１２
、１４の３つの層により形成される縦のバイボーラｐｎ
ｐトランジスタと、バイポーラトランジスタのベース領
域に駆動を確立するための表面上の一体ＭＯＳＦＥＴ装
置とを含む。
第１図の装置は、第２図に、ハイサイドスイッチとして
図示される。装置のエミッタ端子Ｅは＋ｖｅ電源レール
に接続され、コレクタ端子Ｃは負荷Ｌを介して接地に接
続される。装置の端子ＧＲは直接接地に接続される。装
置は、ゲート端子Ｇにーｖｅ駆動信号を印加することに
より、オンに切換えられる。このことは、ｐ型ドレイン
領域２０とｐ型ソース領域２２との間に、ベース領域１
２を通るｐチャネルを生じる。電荷キャリアはその後、
ベース領域から、メタライゼーション３０を通ってソー
ス領域２２へ、ｐ型チャネルを通ってドレイン領域２０
および端子ＧＲへ流れ、バイポーラトランジスタを飽和
へ駆動する効果を持つ。
図示される。装置のエミッタ端子Ｅは＋ｖｅ電源レール
に接続され、コレクタ端子Ｃは負荷Ｌを介して接地に接
続される。装置の端子ＧＲは直接接地に接続される。装
置は、ゲート端子Ｇにーｖｅ駆動信号を印加することに
より、オンに切換えられる。このことは、ｐ型ドレイン
領域２０とｐ型ソース領域２２との間に、ベース領域１
２を通るｐチャネルを生じる。電荷キャリアはその後、
ベース領域から、メタライゼーション３０を通ってソー
ス領域２２へ、ｐ型チャネルを通ってドレイン領域２０
および端子ＧＲへ流れ、バイポーラトランジスタを飽和
へ駆動する効果を持つ。
バイボーラトランジスタを飽和へ駆動するために、小さ
い駆動信号のみがゲートＧで必要とされ、オンに切換え
られるとき、装置は低い順方向またはオン電圧を呈する
。
い駆動信号のみがゲートＧで必要とされ、オンに切換え
られるとき、装置は低い順方向またはオン電圧を呈する
。
第３図は第１図のそれと等価の装置を図示するが、しか
し相補的導電形のものである。このようにバイボーラト
ランジスタはｎｐｎ装置であり、ベース領域１２に拡散
されるドレイン領域２０、およびソース領域２２は、ｎ
型である。装置は第４図にローサイドスイッチとして図
示され、エミッタ端子Ｅは−ｖｅ電源レールに接続され
、コレクタ端子Ｃは負荷Ｌを介して接地に接続され、端
子ＧＲは接地に直接接続される。装置はゲート端子Ｇに
＋ｖｅ駆動信号を印加することによりオンに切換えられ
る。
し相補的導電形のものである。このようにバイボーラト
ランジスタはｎｐｎ装置であり、ベース領域１２に拡散
されるドレイン領域２０、およびソース領域２２は、ｎ
型である。装置は第４図にローサイドスイッチとして図
示され、エミッタ端子Ｅは−ｖｅ電源レールに接続され
、コレクタ端子Ｃは負荷Ｌを介して接地に接続され、端
子ＧＲは接地に直接接続される。装置はゲート端子Ｇに
＋ｖｅ駆動信号を印加することによりオンに切換えられ
る。
第５図は第１図の装置の修正を図示し、第４の端子の電
極２８は、装置の上面のサブストレート１０の一部に与
えられる。ゲートに与えられる駆動信号は、サブストレ
ートのこの部分（ドレイン領域として機能する）と、ソ
ース領域２２との間に、ベース領域を通るｐチャネルを
生じる。電荷キャリアは、第１図の装置でのように、ベ
ース領域から、メタライゼーション３０を通ってソース
領域２２へ、その後ｐチャネルを通ってサブストレート
の隣り合ったドレイン部分へ、そして電極２８へ流れる
。このことは、第１図の装置でのように、バイボーラト
ランジスタを飽和に駆動する。
極２８は、装置の上面のサブストレート１０の一部に与
えられる。ゲートに与えられる駆動信号は、サブストレ
ートのこの部分（ドレイン領域として機能する）と、ソ
ース領域２２との間に、ベース領域を通るｐチャネルを
生じる。電荷キャリアは、第１図の装置でのように、ベ
ース領域から、メタライゼーション３０を通ってソース
領域２２へ、その後ｐチャネルを通ってサブストレート
の隣り合ったドレイン部分へ、そして電極２８へ流れる
。このことは、第１図の装置でのように、バイボーラト
ランジスタを飽和に駆動する。
第５図の装置は、電極２８および端子ＧＲに逸れるメイ
ン電流を避けるために、高抵抗率半導体材料または外部
抵抗器を必要とする。
ン電流を避けるために、高抵抗率半導体材料または外部
抵抗器を必要とする。
第６図は第５図のそれと等価の装置を図示するが、しか
し相補的導電形のものであり、ハイサイドスイッチとし
てよりもむしろローサイドスイッチ（第４図でのような
）として有用である。
し相補的導電形のものであり、ハイサイドスイッチとし
てよりもむしろローサイドスイッチ（第４図でのような
）として有用である。
第７図は、ｐｎｐバイボーラトランジスタを持ち、かつ
ｎ型領域３２が、ベース領域１２と隣り合うが、しかし
それから分離されて、装置の上面でサブストレート１０
に拡散された、半導体電力切換え装置のさらに他の実施
例を図示する。ゲート電極２４は、ベース領域とｎ型領
域３２との間に、サブストレート１０の上にある。使用
において、＋ｖｅ駆動信号がゲートに印加されるとき、
ｎチャネルがベース領域１２（ドレインとして機能する
）とｎ型領域３２（ソースとして機能する）との間に、
サブストレート１０を通って形成され、すなわち、電子
が端子ＧＲから領域３２へ、ｎチャネルを通って直接ベ
ースに流れ、バイポーラトランジスタを飽和へ駆動する
。装置は、しかしながら、電極２８と接地との間に抵抗
器Ｒを必要とし、その抵抗器は装置の外部にあってもよ
い（第８図）。
ｎ型領域３２が、ベース領域１２と隣り合うが、しかし
それから分離されて、装置の上面でサブストレート１０
に拡散された、半導体電力切換え装置のさらに他の実施
例を図示する。ゲート電極２４は、ベース領域とｎ型領
域３２との間に、サブストレート１０の上にある。使用
において、＋ｖｅ駆動信号がゲートに印加されるとき、
ｎチャネルがベース領域１２（ドレインとして機能する
）とｎ型領域３２（ソースとして機能する）との間に、
サブストレート１０を通って形成され、すなわち、電子
が端子ＧＲから領域３２へ、ｎチャネルを通って直接ベ
ースに流れ、バイポーラトランジスタを飽和へ駆動する
。装置は、しかしながら、電極２８と接地との間に抵抗
器Ｒを必要とし、その抵抗器は装置の外部にあってもよ
い（第８図）。
第９図は第７図のそれと等価な装置を図示するが、しか
し相補的な導電形のものであり、第８図に図示されるハ
イサイドスイッチの代わりにローサイドスイッチとして
有用である（第１０図）。
し相補的な導電形のものであり、第８図に図示されるハ
イサイドスイッチの代わりにローサイドスイッチとして
有用である（第１０図）。
第１１図は、ｐｎｐバイボーラトランジスタを持ち、ｎ
型領域４０が、ベース領域１２と隣り合って、しかしそ
れから分離して、装置の上面でサブストレート１０に拡
散される、半導体電力切換装置のさらに他の実施例を図
示する。２つのｐ型領域４２、４４（ソースおよびドレ
イン）が領域４０に拡散され、絶縁ゲート電極２４は、
領域４２、４４間にある領域４０の一部の上にある。第
４の端子ＧＲは電極２８を介してドレイン領域４４へ接
続され、メタライゼーション３０はソース領域４２から
ベース領域１２へ、装置の表面上に延在するが、しかし
４６でコレクタ領域ＩＯから絶縁される。その配置は、
エミッタ端子Ｅが−Ｖｅ電源に不注意に接続され、第４
の端子が＋ｖｅ電源に接続された場合に、装置を守り、
それは第１図の装置において、ペースエミッタ接合を過
度に逆方向バイアスし得る。
型領域４０が、ベース領域１２と隣り合って、しかしそ
れから分離して、装置の上面でサブストレート１０に拡
散される、半導体電力切換装置のさらに他の実施例を図
示する。２つのｐ型領域４２、４４（ソースおよびドレ
イン）が領域４０に拡散され、絶縁ゲート電極２４は、
領域４２、４４間にある領域４０の一部の上にある。第
４の端子ＧＲは電極２８を介してドレイン領域４４へ接
続され、メタライゼーション３０はソース領域４２から
ベース領域１２へ、装置の表面上に延在するが、しかし
４６でコレクタ領域ＩＯから絶縁される。その配置は、
エミッタ端子Ｅが−Ｖｅ電源に不注意に接続され、第４
の端子が＋ｖｅ電源に接続された場合に、装置を守り、
それは第１図の装置において、ペースエミッタ接合を過
度に逆方向バイアスし得る。
さらに他の修正が第１１図に図示され、それは前に記述
された実施例のすべてに適用可能である。
された実施例のすべてに適用可能である。
このように、ベース領域１２の中央の部分は、エミッタ
電極工８に延びる。この故意の短絡は、万一電源が間違
った極性と接続されたとき、コレクタ端子から全負荷電
流を取り、負荷Ｌはそのとき電流フローを制限する。
電極工８に延びる。この故意の短絡は、万一電源が間違
った極性と接続されたとき、コレクタ端子から全負荷電
流を取り、負荷Ｌはそのとき電流フローを制限する。
第１１図に図示される装置は、図示されたそれと相補的
な導電形で形成されてもよい。
な導電形で形成されてもよい。
第１図は、この発明に従う、半導体電力切換装置の１つ
の実施例を通る図解断面である。 第２図は、第｛図の装置の使用を図示する略回路図であ
る。 第３図は、第１図の装置の相補的バージョンを通る図解
断面である。 第４図は、第３図の装置の使用を図示する略回路図であ
る。 第５図は、この発明に従う、半導体電力切換装置のもう
１つの実施例を通る図解断面である。 第６図は、第５図の装置の相補的バージョンを通る、図
解断面である。 第７図は、この発明に従う、半導体電力切換装置のさら
に他の実施例を通る図解断面である。 第８図は、第７図の装置の使用を図示する略回路図であ
る。 第９図は、第７図の装置の相補的バージョンを通る、図
解断面である。 第１０図は、第９図の装置の使用を図示する略回路図で
ある。 第１１図は、この発明に従う、半導体電力切換装置のさ
らに他の実施例を通る図解断面である。 図において、１０はｐ型サブストレートであり、１２は
ｎ型ベース領域であり、１４はｐ型エミッタ領域であり
、工６は電極であり、１８は電極であり、２４はゲート
電極であり、２６は絶縁層であり、２８は電極であり、
３０はメタライゼーションである。
の実施例を通る図解断面である。 第２図は、第｛図の装置の使用を図示する略回路図であ
る。 第３図は、第１図の装置の相補的バージョンを通る図解
断面である。 第４図は、第３図の装置の使用を図示する略回路図であ
る。 第５図は、この発明に従う、半導体電力切換装置のもう
１つの実施例を通る図解断面である。 第６図は、第５図の装置の相補的バージョンを通る、図
解断面である。 第７図は、この発明に従う、半導体電力切換装置のさら
に他の実施例を通る図解断面である。 第８図は、第７図の装置の使用を図示する略回路図であ
る。 第９図は、第７図の装置の相補的バージョンを通る、図
解断面である。 第１０図は、第９図の装置の使用を図示する略回路図で
ある。 第１１図は、この発明に従う、半導体電力切換装置のさ
らに他の実施例を通る図解断面である。 図において、１０はｐ型サブストレートであり、１２は
ｎ型ベース領域であり、１４はｐ型エミッタ領域であり
、工６は電極であり、１８は電極であり、２４はゲート
電極であり、２６は絶縁層であり、２８は電極であり、
３０はメタライゼーションである。
Claims (9)
- （１）第１の導電形のコレクタ領域と、第１の導電形の
エミッタ領域と、エミッタ領域とコレクタ領域との間に
配置された第２の導電形のベース領域と、コレクタ領域
に接続された第１の端子と、エミッタ領域に接続された
第２の端子と、半導体本体の表面に与えられた絶縁ゲー
トと、ゲートに接続された第３の端子と、第４の端子と
を有する半導体材料の本体を含む半導体装置であって、
絶縁ゲートは第４の端子からベース領域へ電荷キャリア
フローを確立し、それで第１の端子と第２の端子との間
に装置を通って電流フローを与えるのに役立つ半導体装
置。 - （２）絶縁ゲートが半導体材料の本体の前記表面に延在
するベース領域の一部の上にあり、ベース領域に形成さ
れる２つのさらに他の領域間に電荷キャリアフローを確
立する、請求項１に記載の半導体装置。 - （３）第４の端子が前記さらに他の領域の一方に接続さ
れかつ表面導体が前記さらに他の領域の他方をベース領
域に接続する、請求項２に記載の半導体装置。 - （４）絶縁ゲートが半導体材料の本体の前記表面に延在
するベース領域の一部の上にあり、かつコレクタ領域の
一部とベース領域に形成されるさらに他の領域との間に
電荷キャリアフローを確立する、請求項１に記載の半導
体装置。 - （５）第４の端子がコレクタ領域の前記部分に接続され
かつ表面導体は前記さらに他の領域をベース領域に接続
する、請求項４に記載の半導体装置。 - （６）絶縁ゲートがベース領域と、コレクタ領域に形成
されかつそれに第４の端子が接続されるさらに他の領域
との間のコレクタ領域の一部の上にあり、絶縁ゲートは
コレクタ領域を介して前記さらに他の領域とベース領域
との間の電荷キャリアフローを確立する、請求項１に記
載の半導体装置。 - （７）ベース領域から分離され半導体材料の本体の前記
表面に延在する、第２の導電形の第２の領域をさらに含
み、絶縁ゲートは前記第２の領域の上にありかつ前記第
２の領域に形成される２つのさらに他の領域間に電荷キ
ャリアフローを確立し、一方の前記さらに他の領域は第
４の端子へ接続されかつ他方の前記さらに他の領域は表
面導体によりベース領域に接続される、請求項１に記載
の半導体装置。 - （８）ベース領域の一部が前記第２の端子に延在する、
いずれかの先行する請求項に記載の半導体装置。 - （９）負荷がそれの前記第１の端子と電源レールとの間
に接続されかつ第４の端子が同じ電源レールに接続され
る、いずれかの先行する請求項に記載の半導体装置。
Applications Claiming Priority (2)
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| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|
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| JP (1) | JPH0354867A (ja) |
| GB (2) | GB8914554D0 (ja) |
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